计算机原理(仲崇权)

大连理工大学控制学院,计算机原理,1,2,第二章16位微处理器8086,2.18086微处理器功能结构2.28086对存储器和I/O的管理2.38086的引脚和工作模式2.48086的操作和时序,2.18086微处理器的功能结构,2.1.18086微处理器的功能结构2.1.2总线接口单元2.1.3执行单元2.1.48086/8088微处理器程序执行过程,3,2.1.18086微处理器的功能结构,4,一.微处理器基本结构算术逻辑单元（ArithmeticLogicUnit,ALU）微处理器的运算器，负责CPU的各种运算寄存器组CPU内部的高速存储单元，用来存放临时的数据或地址。指令处理单元微处理器的控制器，负责对指令进行译码和处理。,5,寄存器组CPU内部的高速存储单元，用来存放临时的数据或地址。从指令的角度来看，可以缩短指令长度和指令的执行时间。通用寄存器：既可以存放数据也可存放地址，使用频度较高地址寄存器：存放地址，用于寻址操作标志寄存器：保存程序的运行状态,6,指令处理单元微处理器的控制器，负责对指令进行译码和处理。指令寄存器：暂存被译码的指令指令译码逻辑：负责对指令进行译码，从而确定指令的功能时序和控制逻辑：根据指令要求，按照一定的时序收发信号，控制计算机系统完成指令要求的操作。,二.8086/8088的功能结构从功能上看，可以分为两大部分：总线接口单元BIU(BusInterfaceUnit)：主要负责物理地址的形成、预取指令、指令队列排队、读/写操作数和总线控制。执行单元EU(ExecutionUnit)：主要负责指令译码和执行8086CPU内部结构框图：,7,8,9,2.1.2总线接口单元（BIU）,一.BIU功能和组成BIU的功能从内存取指令送到指令队列微处理器执行指令时，到指定的位置（内存单元或者外设端口）取操作数，并将其送给执行单元；或者把执行单元的操作结果送至要求的位置中。BIU包括：,4个16位段地址寄存器1个16位指令指针寄存器20位地址加法器,6字节的指令队列与EU通讯的内部寄存器总线控制逻辑,10,二.BIU的内部组成1.段寄存器DS数据段寄存器(DataSegment)CS代码段寄存器(CodeSegment)ES扩展段寄存器(ExtraSegment)SS堆栈段寄存器(StackSegment)8086对存储器采用分段管理，4个段寄存器分别用于存放4个当前段的起始地址基地址。通常用CS、DS、ES以及SS确定代码段、数据段、扩展段以及堆栈段的基地址。段寄存器的内容与有效的偏移地址一起，用于确定内存的物理地址。,11,2.指令指针寄存器IP指示代码段中指令的偏移地址，IP指向当前代码段(CS)所要取出的下一条指令的地址。与代码段寄存器CS联用，确定下一条指令的物理地址，每取出一个字节指令后，IP自动加1。计算机通过CS:IP寄存器来控制指令序列的执行流程IP寄存器是一个专用寄存器，可以用转移指令、调用指令及中断和复位等改变IP值。,12,3.20位地址加法器产生20位地址（物理地址）。CPU内无论是段地址寄存器还是偏移量都是16位的，通过地址加法器产生20位地址（物理地址）。段地址左移4位+段内偏移量20位实际物理地址段地址16+段内偏移量20位实际物理地址,13,例：设代码段寄存器CS的内容为1234H，指令指针IP的内容为0022H，即(CS)1234H，(IP)0022H，则访问代码段存储单元的物理地址计算如下：,14,4.6字节的指令队列（ISQ）,取指令指令译码指令执行，在指令执行时根据需要在存储器中取操作数。8位微处理器：按照这三步循环工作每次需到存储器取指令。16位微处理器：8086微处理器采用预取指令技术。预取指令技术提前将指令从存储器取到CPU内，每次执行时直接从CPU内部获得指令。,15,Intel8086（8088）设置有6（4）个字节的ISQ，当ISQ中出现2（1）个字节空时，CPU中的总线接口单元将自动完成指令填充，当遇到分支、跳转、子程序调用等情况时，ISQ会自动清空，并从新的程序位置取出指令进行填充。8086采用了流水线（Pipeline）设计技术。5.与EU通讯的内部寄存器6.总线控制逻辑,8086以前的CPU采用串行工作方式：1）CPU执行指令时总线处于空闲状态2）CPU访问存储器(存取数据或指令)时要等待总线操作的完成缺点：CPU无法全速运行解决：总线空闲时预取指令，使CPU需要指令时能立刻得到,16,8086CPU采用并行工作方式,17,BIU,EU,BUS,18,流水线技术总线接口单元(BIU)和执行单元(EU)不同步工作；每当8086的指令队列中有两个空字节，BIU会自动把指令取到指令队列中；每当EU准备执行一条指令时，会从BIU的指令队列前部取出指令的代码，然后用几个时钟周期执行指令。执行指令的过程中，如需访问存储器或输入/输出设备，EU请求BIU进入总线周期，完成访问操作。如BIU空闲，则响应请求；否则，BIU完成当前取指令的总线周期，然后响应EU的访问总线的请求。,19,指令队列满，EU也没有总线访问时，BIU进入空闲状态。执行转移、调用、返回指令时，要执行的指令不是紧接的指令，而BIU往指令队列中装入指令总是按顺序进行。此时，指令队列中的原有内容被自动清除，BIU会往指令队列中装入另一个程序段的指令。,20,2.1.3执行单元（EU）,EU的功能与组成EU的功能从指令队列中取出指令；对指令进行译码，发出相应的控制信号；接收由总线接口送来的数据或发送数据至接口；进行算术运算。EU的组成,4个16位数据寄存器4个16位地址指针寄存器16位标志寄存器,16位算术逻辑单元EU控制电路1个数据暂存寄存器,21,二.EU组成1.8086的数据寄存器AX，BX，CX，DX-都是16位，也可做两个8位寄存器使用（AH、AL、BH、BL、CH、CL、DH、DL）。,对其中某8位的操作，并不影响另外对应8位的数据；数据寄存器用于存放操作数及中间结果，也可以存放地址；AX和AL可用作累加操作，因此又可称作累加器。,22,每个寄存器又有它们各自的专用目的,AX累加器，使用频度最高；用于算术、逻辑运算存放中间结果；与外设传送信息等BX基址寄存器间接寻址中用于存放基地址CX计数器循环和串操作等指令中的隐含计数器DX数据寄存器存放双字长数据的高16位；间接寻址的I/O指令中存放外设端口地址,23,2.8086的16位地址指针寄存器SP-堆栈指针寄存器BP-基址指针寄存器DI-目的变址寄存器SI-源变址寄存器,地址指针寄存器用于存放操作数的地址，编程时通过修改寄存器的内容达到修改地址的目的。通过地址指针寄存器寻址内存内的数据SP为堆栈指针寄存器，指示栈顶的偏移地址,SP不能再用于其他目的，具有专用目的,24,BP为基址指针寄存器，表示数据在堆栈段中一个数据区的基地址，SP和BP寄存器与SS段寄存器联合使用以确定堆栈段中的存储单元地址。SI、DI常用于指令的间接寻址或变址寻址。SI在串操作时用作指示源串地址，DI在串操作时用作指示目的串地址。SP、BP、SI、DI既可指示地址，也可以用作数据寄存器，存放操作数及中间结果,25,3.16位算术逻辑单元（ALU）完成8位或者16位二进制算术和逻辑运算4.数据暂存寄存器协助ALU完成运算，暂存参加运算的数据。5.EU控制电路从总线接口的指令队列取出指令操作码，通过译码电路分析，发出相应的控制命令，控制ALU数据流向。,26,6.16位状态标志寄存器,溢出标志,进借位标志,奇偶标志,半进借位标志,零标志,符号标志,单步中断,中断允许,方向标志,1-低8位有偶数个10-低8位有奇数个1,1-低4位向高4位有进、借位0-低4位向高4位无进、借位,1-结果为00-结果不为0,1-有进、借位0-无进、借位,27,标志用于反映指令执行结果或控制指令执行形式，8086处理器的各种标志形成了一个16位的标志寄存器FLAGS6个状态标志（用来记录程序运行结果的状态信息，许多指令的执行都将相应设置）CFZFSFZFPFOF3个控制标志（可由程序根据需要用指令设置，用于控制处理器执行指令的方式）IF、DF、TF剩下7位保留,28,(1)状态标志进位标志CF（CarryFlag）当运算结果的最高有效位有进位（加法）或借位（减法）时，进位标志置1，即CF=1；否则CF=0。例：49H+6DHB6H，没有进位：CF=0BBH+6AH（1）25H，有进位：CF=1零标志ZF（ZeroFlag）若运算结果为0，则ZF=1；否则ZF=0例：49H+6DHB6H，结果不是零：ZF=075H+8BH（1）00H，结果是零：ZF=1,29,符号标志SF（SignFlag）运算结果最高位为1，则SF=1；否则SF=0。有符号数据用最高有效位表示数据的符号，所以，最高有效位就是符号标志的状态例：49H+6DHB6H，最高位为1：SF=175H+8BH（1）00H，最高位为0：SF=0溢出标志OF（OverflowFlag）若算术运算结果有溢出，则OF1；否则OF0例：49H+6DHB6H，产生溢出：OF=105H+8BH90H，没有溢出：OF=0,30,处理器内部以补码表示有符号数：8位表达的整数范围是：12712816位表达的范围是：3276732768。如运算结果超出这个范围，就产生了溢出。有溢出，说明有符号数的运算结果不正确例：49H6DHB6H，就是73109182，补码B6H表达真值是-74，显然运算结果不正确；计算结果超出128127范围，产生溢出，故OF1。,31,溢出和进位进位标志表示无符号数运算结果是否超出范围，运算结果仍然正确；溢出标志表示有符号数运算结果是否超出范围，运算结果已经不正确。例1：49H+6DHB6H无符号数运算：73109182范围内，无进位有符号数运算：73109182范围外，有溢出例2：BBH+6AH（1）25H无符号数运算：187106293范围外，有进位有符号数运算：6910637范围内，无溢出,32,奇偶标志PF（ParityFlag）当运算结果最低字节中“1”的个数为零或偶数时，PF=1；否则PF=0PF标志仅反映最低8位中“1”的个数是偶或奇，即使是进行16位字操作例：3AH+7CHB6H10110110B结果中有5个1，是奇数：PF=0,33,辅助进位标志AF（AuxiliaryCarryFlag）运算时D3位（低半字节）有进位或借位时，AF=1；否则AF=0。这个标志主要由处理器内部使用，用于十进制算术运算调整指令中，用户一般不必关心例：49H+6DHB6H，D3有进位：AF=1,34,35,(2)控制标志方向标志DF（DirectionFlag）用于串操作指令中，控制地址的变化方向：设置DF0，存储器地址自动增加，串操作指令以递增顺序处理数据串；设置DF1，存储器地址自动减少，串操作指令以递减顺序处理数据串。例：CLD指令复位方向标志：DF0STD指令置位方向标志：DF1,36,中断允许标志IF（Interrupt-enableFlag）用于控制外部可屏蔽中断是否可以被处理器响应：设置IF1，CPU允许接收外部可屏蔽中断请求，即开中断；设置IF0，则禁止中断，即关中断。例：CLI指令复位中断标志：IF0STI指令置位中断标志：IF1,37,跟踪标志TF（TrapFlag，陷阱标志）用于控制处理器进入单步操作方式：设置TF0，处理器正常工作；设置TF1，处理器单步执行指令。例：单步执行指令处理器在每条指令执行结束时，便产生一个编号为1的内部中断，这种内部中断称为单步中断。,8086含14个16位寄存器，按功能可分为三类8个通用寄存器4个段寄存器CS,DS,ES,SS2个控制寄存器IP,FLAGS,38,数据寄存器（AX，BX，CX，DX）地址指针寄存器（SP，BP）变址寄存器（SI，DI）,39,指令队列中出现两个字节为空时自动按CS值和IP值组成20位实际物理地址到存储器中取指令，一次取两个字节指令存放到指令队列中。EU从BIU指令队列中读取指令。由EU控制电路对指令进行译码分析，指出操作性质及操作对象。EU执行指令，如果执行指令时必需访问存储器或者I/O端口，则在EU中计算出操作数的16位地址偏移量送给BIU，由BIU的地址加法器形成20位物理地址。,2.1.48086/8088微处理器程序执行过程,40,BIU根据EU请求，将操作数的20位物理地址传递给存储器。BIU取来操作数经总线控制逻辑传送到内部EU数据总线。EU将取来的操作数从内部总线送入ALU，进行指令指定的操作。EU运算出的结果，经内部总线送到指定位置，若需要传送给存储器或者I/O端口，则由EU请求BIU产生20位实际目标地址，将结果写入存储器或者I/O接口。,2.28086对存储器和I/O的管理,2.2.18086对主存储器的分段管理2.2.28086对I/O的管理,41,42,一.分段管理技术1.采用“分段管理”的原因Intel8086为标准的16位微处理器，20根地址总线管理1MB(220)的存储空间。8086CPU中所使用的寄存器均是16位的，内部ALU也只能进行16位运算，其寻址范围局限在21665536(64K)字节单元。为了实现对1M字节单元的寻址，80 x86系统采用了存储器分段技术。,2.2.18086对主存储器的分段管理,43,2.采用“分段管理”的方法将1M字节的存储空间分成许多逻辑段，每段最长64K字节单元，可以用16位地址码进行寻址。每个逻辑段在实际存储空间中的位置是可以浮动的，其起始地址可由段寄存器的内容来确定。把每段起始位置的20位实际物理地址中的高16位称为段地址(段基址)，每段中某个存储单元距段起始位置的偏移量称为偏移地址。段地址和偏移地址合称为逻辑地址。,44,45,二.8086的物理地址和逻辑地址1.物理地址8086CPU有20条地址线最大可寻址空间为2201MB每一个存储单元都具有一个唯一的物理地址，即唯一的20位编号，物理地址范围从00000HFFFFFH。8086CPU将1MB空间分成许多逻辑段(Segment)每个段最大限制为64KB段地址的低4位为0000B。分段后在用户编程时，采用逻辑地址，其形式为：段基地址:段内偏移地址,46,2.逻辑地址段基地址说明逻辑段在主存中的起始位置。8086规定段基地址须是模16地址：xxxx0H。省略低4位0000B，段地址就可以用16位数据表示，就能用16位段寄存器表达段地址偏移地址说明主存单元距离段起始位置的偏移量，每段不超过64KB，偏移地址也可用16位数据表示,47,3.物理地址与逻辑地址的转换将逻辑地址中的段地址左移4位，加上偏移地址就得到20位物理地址每个存储单元有惟一的物理地址，但它可以由不同的“段基值”和“偏移量”转换而来。即同一个物理地址与多个逻辑地址相对应。,逻辑地址1460:100、1380:F00物理地址14700H14700H,48,49,三.段超越在“段加偏移”的寻址机制中，微处理器有一套用于定义各种寻址方式中段寄存器和偏移地址寄存器的组合规则,50,段寄存器(CS、DS、ES、SS)与地址指针寄存器(SP、BP、SI、DI)默认是隐含配对使用，但也允许段超越,51,52,四.8086存储器的结构,8086的1MB存储空间分成两个存储体。偶地址存储体和奇地址存储体，各为512K字节。CPU用A0来区分两个存储体，并提供一条信号线和A0，来决定是访问偶地址(低字节)，还是奇地址(高地址)或是整个字。,53,当A0=0时，选择偶地址存储体。偶地址存储体与数据总线的低8位(D7D0)相连，所以从低8位数据总线读/写一个字节。当BHE=0时，选择访问奇地址存储体，奇地址存储体与数据总线高8位(D15D8)相连，所以由高8位数据总线读/写一个字节。当A0=0，BHE=0时，访问两个存储体，读/写一个字。,54,8086系统和外部设备之间通过I/O芯片接口，每个I/O芯片对应一个或几个端口。8086对I/O端口操作，需要专门的IN、OUT指令，并且只能通过累加器（AX/AL）来完成。存储器和I/O端口分别独立编址存储器的地址范围是000000FFFFFHI/O端口的地址范围是00000FFFFH,2.2.28086对I/O的管理,2.3.18086引脚信号和功能2.3.2最小模式下的总线连接2.3.3最大模式下的总线连接,55,2.38086引脚信号和工作模式,2.3.18086引脚信号和功能,20根AB/16根DB分时复用:先传地址，后传数据两种工作模式，由引脚决定最小模式：系统中只有一个8086/8088处理器；为高电平最大模式：系统中包括两个或多个处理器，一个为主处理器8086/8088，另一个为协处理器8087/8089。为低电平。不同模式下，部分引脚定义不同,56,57,几个术语：时钟周期（T状态）：微处理器处理动作的最小时间单位，也是微处理器的基本时间计量单位。指令周期：执行一条指令所需要的时间。总线周期（机器周期）：微处理器通过总线与存储器或I/O接口进行一次数据传输所需的时间。一个最基本的总线周期由4个时钟周期（T状态）组成。,T1,T2,T3,TW,T4,总线周期,58,一.8086引脚图,40pin双列直插（DIP)封装,59,二.最小模式下引脚信号和功能AD0AD15(216,39):地址数据复用总线双向，三态，高电平有效。分时传送16位数据和地址的低16位。由ALE锁存地址信息。A16/S3A19/S6(3538):地址状态复用引脚输出，三态，高电平有效。分时输出地址的高4位或CPU当前状态。地址信息由ALE锁存。总线周期的T2T4状态，用作输出状态信息。,60,S6为0时，8086/8088当前与总线相连；S5中断允许的当前设置。为1时，8086/8088允许可屏蔽的中断请求；S3、S4共同指出当前8086/8088使用的段寄存器,61,BHE/S7(34):高8位数据总线允许/状态复用引脚输出，三态，低电平有效。BHE为低电平表示高8位数据线D15D8上数据有效，BHE由ALE锁存。BHE和A0可用于分别选中奇偶地址，并控制读/写一个字或者字节。ALE(25):地址锁存允许信号输出、高电平有效。表示总线上的信息是地址信息，总线周期的T1状态输出有效电平。,62,BHE和A0可用于分别选中奇偶地址；,63,M/IO(28):存储器/输入输出口控制信号输出，三态。高电平表示当前的信息是存储器地址信息；低电平表示当前的信息是I/O口地址信息。一般在前一个总线周期的T4状态输出有效电平，当前总线周期的T4状态为止。RD(32):读信号输出，三态，低电平有效。表示CPU正在从存储器或I/O口读入信息。总线周期的T2、T3、Tw状态输出有效电平。WR(29):写信号输出，三态，低电平有效。表示CPU正向存储器或I/O口输出数据。总线周期的T2、T3、Tw状态输出有效电平。,64,DT/R(27):数据收发信号输出，三态，高电平表示CPU正在发送数据；低电平表示CPU接收数据DEN(26):数据允许信号输出，三态，低电平有效。表示CPU正在进行数据收发操作T2状态开始有效，一直保持到T4状态；,65,INTR(18):可屏蔽中断请求信号输入，高电平有效。外部向CPU提出中断申请。CPU在每个指令周期的最后一个时钟周期采样该信号，如CPU中的中断允许为1，并且由收到该信号，CPU在当前指令结束后，响应中断请求。INTA(24):中断响应信号输出，低电平有效。外设的中断申请得到响应。连续周期的两个负脉冲，第一个通知外设的接口，已允许中断；外设接口收到第二个负脉冲后，放中断类型码于数据总线上。,66,NMI(17):非屏蔽中断申请信号输入，上升沿有效。表示外部有非屏蔽中断申请。非屏蔽中断不受软件控制，CPU必须响应。HOLD(31):总线保持请求信号输入，高电平有效。表示其他模块（如DMAC)申请占用总线HLDA(30):总线保持响应信号输出，高电平有效。表示CPU已让出总线。,67,READY(22)：准备好信号输入，高电平有效。高电平表示存储器或I/O口已准备好接收数据，外部使READY为低电平CPU要插入等待周期。CPU在每个T3状态开始采样该信号，如为低电平则插入一个Tw状态，然后继续采样，直至其变为高电平。TEST(23):测试信号输入，低电平有效。有效时CPU退出WAIT指令（用来使处理器和外部硬件同步）。,68,RESET(21):复位信号输入，高电平有效，至少保持4个时钟周期的高电平。复位时CPU停止现行操作，并开始进行初始化：标志寄存器FLAG,IP,DS,SS,ES及指令队列均清零；CS设置为FFFFH，复位结束时CPU从FFFF0H开始执行程序CLK(19):时钟信号80865MHZT=200ns；单相，占空比为1/3。VCC,GND(1,20,40):电源及地单+5V，满足TTL规范,69,70,8086与8088在引脚上的区别8086微处理器8088微处理器16位AB复用8位AB复用BHE高八位数据允许SS0系统状态0输出与M/IO和DT/R指示最小模式下的8种工作状态M/IO引脚选择M/IO引脚选择存储器/IO口存储器/IO口,71,三.最大模式下引脚信号和功能,72,最大模式下8086有8个控制信号（2431）被重新定义，此时系统中可接入协处理器8087或8089。,S2,S1,S0:总线周期状态信号(2628)输出，三个信号组合产生系统控制信号，指出当前总线周期所进行的数据传输过程的类型。由总线控制器8288译码。,73,S2,S1,S0在前一个总线周期的T4状态或当前周期的T1、T2状态至少一个信号为低电平，对应一种操作过程有源状态。,74,S2,S1,S0在T3和Tw状态且READY为高电平时，将都变成高电平，意味着当前的总线操作即将结束，新的总线周期还未开始无源状态。其中任意一个或几个信号的变化将意味新的总线周期的开始。,LOCK：总线封锁信号(29)三态，输出，低电平有效。有效时禁止其他部件占用总线。指令前缀LOCK产生，LOCK前缀后面的一条指令执行完，撤销该信号；两个中断响应脉冲之间，自动变为有效，以防其他总线主部件在中断响应过程中占有总线而使一个中断响应过程被间断。RQ0/GT0,RQ1/GT1:总线请求/允许信号(30,31)双向，低电平有效。有两个总线请求与总线响应信号，支持多处理器工作。RQ0/GT0优先级高于RQ1/GT1。,75,QS1,QS0:指令队列状态信号(2425)输出，两个信号组合指示前一个时钟周期指令队列状态。,76,最小和最大模式下不同定义引脚对比最小模式最大模式HOLDRQ0/GT0HLDARQ1/GT1WRLOCKM/IOS2DT/RS1DENS0ALEQS0INTAQS1,77,2.3.2最小模式下系统总线连接,一、最小模式下系统总线连接,78,79,在最小工作模式系统配置中，除了8086CPU外，还需要在外围电路中加入：1片8284A，作为时钟发生器。3片8282(8位锁存器)或74LS373，作为地址锁存器。2片8286/8287或74LS245，作为双向总线收发器，以增加数据总线的驱动能力。,Intel8282把AD复用引脚连接到地址总线上8位地址锁存器。最小系统中，由3片8282(低电平锁存，功能同74LS373)锁存地址A0A19和BHE。ALE为锁存信号。,80,每一位都是一个三态锁存器，8个三态锁存器的控制端连在一起,8282：具有三态输出的TTL电平锁存器STB电平锁存引脚OE输出允许引脚，低电平输出有效，高电平输出高阻,74LS373具有三态输出的TTL电平锁存器LE电平锁存引脚OE输出允许引脚,81,74LS373与Intel8282功能一样,Intel8286把AD复用引脚连接到数据总线上的8位数据缓冲器。在最小系统中，由2片8286（双向缓冲器，功能同74LS245）做数据总线D15D0的缓冲器，DT/R做方向选择，DEN为选通信号。,82,83,OE0，导通T1ABT0ABOE1，不导通,每一位都是一个双向三态门，8位具有共同的控制端,8位双向缓冲器控制端连接在一起，低电平有效可以双向导通输出与输入同相,84,8位双向缓冲器控制端连接在一起，低电平有效可以双向导通输出与输入同相,E0，导通DIR1ABDIR0ABE1，不导通,74LS245与Intel8286功能一样,控制信号M/IO、RD和WR组合起来完成信息传递控制。,85,中断控制信号INTR、INTA、NMIINTR:外部可屏蔽中断请求引脚，高电平有效INTA:中断响应信号，低电平有效NMI:不可屏蔽中断请求引脚，上升沿有效总线控制信号HOLD、HLDAHOLD：总线保持请求引脚,高电平有效HLDA：总线保持响应引脚，高电平有效可以用HLDA控制8282的OE，当CPU总线保持响应时让出总线,86,（Intel产品手册推荐电路）,87,2.3.3最大模式下系统总线连接,88,89,8086CPU在最大模式和最小模式之间的主要区别：在最大模式下，需要增加一个转换控制信号的电路，用来对CPU发出的控制信号进行变换和组合，即8288总线控制器。8288接受8086CPU的状态信号S2、S1和S0，经过变换和组合，由8288产生并发出对存储器或I/O端口的读/写信号，产生和发出对地址锁存器8282及总线收发器8286的控制信号等。,总线控制器82888288根据8086CPU在最大模式的状态信号S2、S1、S0建立控制时序。,90,8288引脚图,8288内部功能框图8288共有2组输入信号和2组输出信号。,91,8288引脚信号说明状态输入信号：S2、S1、S0用于接收CPU的状态信息。控制输入信号：CLK：系统时钟输入引脚，使得8288与CPU及整个系统同步。AEN：芯片工作允许，输入、低电平有效。高电平时，所有总线命令信号引脚为高阻态。多处理器系统中由总线仲裁器控制8288工作。单处理器中，AEN直接接地。,92,CEN：片选信号，CEN为高电平允许8288工作，允许8288输出全部的总线控制信号和命令信号；CEN无效时，总线控制信号和命令信号端均呈高阻抗状态，禁止工作。IOB：工作方式选择，输入，高电平有效。IOB接地，8288为单处理器工作方式；IOB接+5V为多处理器工作方式。,93,控制输出信号ALE、DT/R、DEN与最小模式下信号相同，仅DEN极性相反，用于锁存地址和数据总线缓冲。ALE：地址锁存允许信号，输出、下沿有效。在任何一个总线周期的T1状态，ALE输出有效（为正脉冲）。DEN：数据允许信号，三态、输出、低电平有效。在CPU访问存储器或IO端口的总线周期及中断响应周期中，DEN都变为低电平有效。,94,MCE/PDEN总线主模块允许/外设数据允许主控级联允许/外设数据允许信号，输出。这是一个具有双重功能的控制信号，其功能与IOB信号有关当IOB接地，单处理器工作时为MCE，用于控制主从方式时工作芯片间的协调工作。可控制将主8259A向从8259A输出的地址CAS2CAS0进行锁存。当IOB接高电平时，多处理器系统中为PDEN，作数据总线收发器的开启信号，用来控制外设通过IO总线传送数据。,95,输出命令信号MRDC读存储器此信号用来通知存储器将所寻址的存储器单元中的数据送到数据总线上。MWTC写存储器此信号用来通知存储器接收数据总线上的数据，并将数据写入所寻址的单元中。IORC读I/O口此信号用来通知I/O接口将所寻址的端口中的数据送到数据总线。,96,IOWC写I/O此信号用来通知I/O接口接收数据总线上的数据，并将数据送到所寻址的端口中。AMWC提前写存储器命令功能与MWTC完全一样，只是比MWTC命令提前一个时钟周期发出。,97,AIOWC提前写I/O口命令功能与IOWC完全一样，只是比IOWC命令提前一个时钟周期发出。AMWC和AIOWC命令是为了让一些较慢的设备或存储器能够得到一个额外的时钟周期去执行写入操作。INTA可屏蔽中断响应信号与最小模式下含义相同,98,最大模式下系统总线连接说明8086的S0,S1,S2连接8288，由8288译码产生总线控制MEMR:存储器读信号MEMW:存储器写信号IOR:I/O读信号IOW:I/O写信号INTA:中断响应信号,99,由8288产生ALE信号，锁存地址A19A0和BHE信号由8288产生的DT/R控制缓冲器8286的数据传输方向，由DEN和INTA任一有效打开三态门。INTR和NMI与最小模式相同8288的AEN和IOB接地，CEN接+5V,100,三片8282的OE端：在有DMA芯片（8237）的系统中，接AEN_8237，DMA占用总线时，在AEN_8237上输出高电平，禁止CPU占用AB；在没有DMA芯片的系统中直接接地。最小模式下的HOLD和HLDA信号在最大模式下变成了RQ0/GT0、RQ1/GT1。,101,102,8086最大工作模式的典型配置,8086和8088在工作电路上的区别最小模式M/IO和M/IO不同，前者为8086的信号，后者为8088的信号。BHE引脚为状态引脚SS0；8286用一片即可最大模式BHE不用，接为高电平8286用一片即可,103,2.4.1Intel8284及系统时钟电路2.4.28086的操作和时序,104,2.48086操作时序,一、时钟发生器Intel8284Intel8284引脚8086/8088内部无时钟发生器，所使用时钟由8284提供,105,2.4.1Intel8284及系统时钟电路,8284引脚功能时钟信号X1、X2：输入，内部震荡器，外接晶体即可震荡。EFI：输入，外部时钟输入端输入的脉冲应是方波，频率为系统时钟CLK的3倍。F/C：输入，时钟选择端。高电平选择外时钟；低电平选择内时钟，系统时钟CLK由晶体振荡器分频产生；OSC：输出，内部时钟同频信号。其频率为晶振频率。,106,PCLK：输出，时钟6分频信号，占空比1/2，外围电路时钟信号。CLK：输出，输入时钟3分频信号，占空比为1/3。为8086提供时钟。CSYNC：外部时钟同频信号。使用内部时钟时，CSYNC接地；若CSYNC为高电平，则8284内部逻辑停止输出。8284所产生的信号有三个：OSC、CLK、PCLK。在多CPU系统中，需要使所有的时钟同步，因此设置了CSYNC,107,复位逻辑复位电路由一个施密特触发器和一个同步触发器组成。输入RES经施密特触发器整形后，由系统时钟同步产生RESET信号，给计算机系统复位。RES：复位信号，输入、低电平有效。一般由RC放电回路组成按钮复位电路产生。RESET：复位信号，输出、高电平有效。提供给8088及系统的复位信号。,108,准备好控制逻辑(输出READY信号)准备就绪电路由两个D触发器和一些门电路组成。准备好控制电路有两组控制信号RDY1.AEN1和RDY2.AEN2，由ASYNC控制是否多插入一个时钟周期。ASYNC为低电平时，则多插入一个时钟周期。RDY1、RDY2：外设准备好输入信号AEN1、AEN2：允许外设工作信号ASYNC：同步级数选择信号,109,二、8086时钟电路电路说明：时钟使用8284片内震荡器，晶振为14.31818MHZ。8086CPU时钟为4.77MHZ。OSC和PCLK供系统其他部件使用,110,电源正常工作后给出PWRGOOD信号，使系统复位。若电源无此信号，则可使用阻容复位电路。CPU的READY信号由8284给出，提供一个周期的延时。DMAWAIT和RDY/WAIT由接口和存储器读写逻辑产生。,111,三、微机启动过程微处理器接收到（连续4个T）RESET信号