第七章 组合逻辑电路设计

第七章组合逻辑电路设计,定义：任一时刻的输出仅仅取决于当时的输入，与电路原来的状态无关，这样的数字电路叫做组合逻辑电路。,常用组合逻辑电路有以下几种：,概述,1、各种基本门电路（与门、或门、非门、异或门）2、多选器（二选一、四选一、八选一、)3、编码器4、译码器5、奇偶校验器6、三态门7、缓冲器,用自下至上的设计方法设计一个三人表决器,第一步，选择逻辑元、器件。我们选择与非门。,第二步，进行电路设计。,列真值表,画卡诺图化简并写出逻辑函数表达式,画逻辑电路图,组合逻辑电路设计方法（补充）,设计步骤：（1）建立描述逻辑问题的真值表分析题目所给的条件找出问题的条件与目的及因果关系确定输入、输出变量列出真值表（2）由真值表写出逻辑函数表达式；(如：用最小项积之和的形式）（3）对输出逻辑函数进行化简（4）画出逻辑电路图,基本的门电路包括有“与”门、“或”门、“非”门、“与非”门、“或非”门、“异或”门等等，它门是构成逻辑电路的基础。,7.1简单门电路,设计实例1：2输入“与非”门电路设计,ab,y,USEieee.std_logic_1164.all;ENTITYnand2_1ISPORT(a,b:INSTD_LOGIC;y:OUTSTD_LOGIC);ENDENTITYnand2_1;ARCHITECTUREnandOFnand2_1ISBEGINy顺序处理语句；when分支条件=顺序处理语句；when分支条件=顺序处理语句；endcase；,并置运算符“ENDCASE;ELSEY顺序处理语句；when分支条件=顺序处理语句；when分支条件=顺序处理语句；endcase；,7.2编码器,用一组二进制代码按一定规则表示给定字母、数字、符号等信息的方法称为编码，能够实现这种编码功能的逻辑电路称为编码器。,输入输出I0I1I2I3I4I5I6I7A2A1A01000000000001000000001001000000100001000001100001000100000001001010000001011000000001111,8线3线编码器真值表,A2=I4+I5+I6+I7A1=I2+I3+I6+I7A0=I1+I3+I5+I7,逻辑表达式：,例：采用行为描述方式的8线3线编码器VHDL源代码（依据逻辑表达式）,LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYcoder83_v1ISPORT(I0,I1,I2,I3,I4,I5,I6,I7:INSTD_LOGIC;A0,A1,A2:OUTSTD_LOGIC);ENDENTITYcoder83_v1;ARCHITECTUREbehaveOFcoder83_v1ISBEGINA2=I4ORI5ORI6ORI7;A1=I2ORI3ORI6ORI7;A0AAAAAAAA=000;ENDCASE;ENDPROCESS;ENDARCHITECTUREdataflow;,优先编码器,优先编码器常用于中断的优先控制。当其某一个输入有效时，就可以输出一个对应的3位二进制码。另外，当同时有几个输入有效时，将输出优先级最高的那个输入所对应的二进制码。,低电平有效,input（0）优先级最高，input(1)优先级次之，如此类推，input(7)优先级最低,LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYpriorityencoderISPORT(input:INSTD_LOGIC_VECTOR(7DOWNTO0);y:OUTSTD_LOGIC_VECTOR(2DOWNTO0);ENDENTITYpriorityencoder;ARCHITECTURErtlOFpriorityencoderISBEGINPROCESS(input)ISBEGINIF(input(0)=0)THENy=“111”;ELSIF(input(1)=0)THENy=“110”;,按行为数据流方式编写优先编码器的VHDL源代码如下：,方法：利用if多选择语句自顶向下的优先特性,input（0）优先级最高，input(1)优先级次之，如此类推，input(7)优先级最低,ELSIF(input(2)=0)THENy=“101”;ELSIF(input(3)=0)THENy=“100”;ELSIF(input(4)=0)THENy=“011”;ELSIF(input(5)=0)THENy=“010”;ELSIF(input(6)=0)THENy=“001”;ELSEyA=“000”；,因此不能用CASE语句来描述74148，而采用IF语句对74148进行了逻辑描述。,7.3选择器,在多路数据传送过程中，能够根据需要将其中任意一路选出来的电路，叫做数据选择器，也称多路选择器或多路开关。,8选1数据选择器设计,741518选1数据选择器真值表,参考74151的真值表，采用IF语句结构编写的VHDL源代码如下：,LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYmux8ISPORT(A:INSTD_LOGIC_VECTOR(2DOWNTO0);D0,D1,D2,D3,D4,D5,D6,D7:INSTD_LOGIC;G:INSTD_LOGIC;Y:OUTSTD_LOGIC;YB:OUTSTD_LOGIC);ENDENTITYmux8;ARCHITECTUREdataflowOFmux8ISBEGINPROCESS(A,D0,D1,D2,D3,D4,D5,D6,D7,G)IS,用IF语句设计8选1选择器,BEGINIF(G=1)THENY=0;YB=1;ELSIF(G=0ANDA=000)THENY=D0;YB=NOTD0;ELSIF(G=0ANDA=001)THENY=D1;YB=NOTD1;ELSIF(G=0ANDA=010)THENY=D2;YB=NOTD2;ELSIF(G=0ANDA=011)THENY=D3;YB=NOTD3;,用IF语句设计8选1选择器（续）,多选择控制的IF语句格式：IF条件THEN顺序处理语句；ELSIF条件THEN顺序处理语句；ELSIF条件THEN顺序处理语句；ELSE顺序处理语句；ENDIF;,ELSIF(G=0ANDA=100)THENY=D4;YB=NOTD4;ELSIF(G=0ANDA=101)THENY=D5;YB=NOTD5;ELSIF(G=0ANDA=110)THENY=D6;YB=NOTD6;ELSEY=D7;YB=NOTD7;ENDIF;ENDPROCESS;ENDARCHITECTUREdataflow;,用IF语句设计8选1选择器（续）,参考74151的真值表，采用CASE语句结构编写的VHDL源代码如下,LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYmux8ISPORT(A2,A1,A0:INSTD_LOGIC;D0,D1,D2,D3,D4,D5,D6,D7:INSTD_LOGIC;G:INSTD_LOGIC;Y:OUTSTD_LOGIC;YB:OUTSTD_LOGIC);ENDENTITYmux8;ARCHITECTUREdataflowOFmux8ISSIGNALcomb:STD_LOGIC_VECTOR(3DOWNTO0);BEGINcombYYYYYY=D5;YBYYY=0;YB=1;ENDCASE;ENDPROCESS;ENDARCHITECTUREdataflow;,用CASE语句设计8选1选择器（续）,其中:A和B是两个相加的8位二进制数;Cin是低位进位位;S是A、B相加之和;Co是A、B相加之后的进位位。,7.4加法器,加法器是数字电路中的基本运算单元，下例是直接利用VHDL运算符“+”实现加法运算的8位加法器源代码。,全加器真值表,LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYadder8ISPORT(A:INSTD_LOGIC_VECTOR(7DOWNTO0);B:INSTD_LOGIC_VECTOR(7DOWNTO0);Cin:INSTD_LOGIC;Co:OUTSTD_LOGIC;S:OUTSTD_LOGIC_VECTOR(7DOWNTO0);ENDENTITYadder8;,声明了IEEE库中的包集合STD_LOGIC_UNSIGNED，才能对STD_LOGIC_VECTOR类型数据进行加减运算,把两位输入A,B分别定义成8位二进制数，输出S也定义成8位二进制数，低位进位和高位进位定义为1位逻辑位,带进位的8位加法器设计,ARCHITECTUREbehaveOFadder8ISSIGNALSint:STD_LOGIC_VECTOR(8DOWNTO0);SIGNALAA,BB:STD_LOGIC_VECTOR(8DOWNTO0);BEGINAA=0,将8位加数矢量扩展为9位，为进位提供空间,带进位的8位加法器设计（续）,7.5求补器,求二进制数的补码,直接用RTL描述比较简洁方便:,7.6三态门,三态门，是指逻辑门的输出除有高、低电平两种状态外，还有第三种状态高阻状态的门电路。高阻态相当于隔断状态。三态门都有一个EN控制使能端，来控制门电路的通断。利用三态门可以方便地将输出端连接到总线。,三态门电路,结构体中是一个进程语句，而进程语句中利用IF语句的二选择语句来描述三态门。en是使能端口。高阻状态Z，必须大写。,if条件then顺序处理语句；else顺序处理语句；endif；,卫式块结构描述三态门：,CASE语句描述三态门：,注意：一个实体可以对应多种构造体。,卫式块语句的格式：BLOCK卫式布尔表达式当卫式表达式为真时，该BLOCK语句被启动执行。注意：BLOCK语句中所描述的各个语句是可以并行执行的。,7.7单向总线缓冲器,在计算机的总线驱动中经常用单向总线缓冲器，通常由多个三态门组成，用于驱动地址总线和控制总线。,左图是一个8位单向总线缓冲器。它由8个三态门组成，具有8个输入端和8个输出端。所有三态门的控制端连一起，由一个控制输入端en控制。,“ZZZZZZZZ”是高阻总线状态,卫式块描述单向总线缓冲器：,CASE语句描述单向缓冲器：,在编写上述程序时候应注意，不能将“Z”值赋予变量，否则就不能进行逻辑综合。另外，对信号赋值时“Z”和“0”或“1”不能混合使用，如：dout=“Z001ZZZZ”；-错误但如果变化赋值表达式，分开赋值时可以的。将上例分开赋值如下：dout(7)=“Z”;dout(6DOWNTO4)=“001”;dout(3DOWNTO0)=“ZZZZ”;,7.7双向总线缓冲器