EDA技术与VerilogHDL课程论文

EDA技术与VERILOGHDL课程论文简单的时钟设计学院信息科学与工程学院班级XX班姓名XXX学号XX教师XX一设计要求概述1设计要求1）具有时、分、秒计数显示功能，以24小时循环计时。2）具有清零，调节小时、分钟功能加入了整点报时，闪光灯的特效。2设计目的1）数字钟学习的目的是掌握多位计数器相连的设计方法；2）掌握十进制、六进制、二十四进制计数器的设计方法；3）巩固多位共阴极扫描显示数码管的驱动及编码；4）掌握CPLD、FPGA技术的层次化设计方法二基于VERILOGHDL语言的电路设计、仿真与综合本程序采用结构化设计方法，将其分为彼此独立又有一定联系的三个模块（一）顶层模块,如图1所示LOCATIONPIN_R16OPTIONVALUEVCCS1INPUTLOCATIONPIN_P14OPTIVALUEVCCS2INPUTLOCATIONPIN_J3OPTIONVALUEVCCCPINPUTLOCATIONPIN_M4LOCATIONPIN_F3LOCATIONPIN_F4OPTIONVALUESEL20OUTPUTLOCATIONPIN_L14OPTIONVALUELEDOUTPUTN4GLOCATIONPIN_H4LOCATIONPIN_L5LOCATIONPIN_L4LOCATIONPIN_K4LOCATIONPIN_K5OPTIVALUELEDAG60OUTPUTCPCPOUTFENPININST1CPOUTS1S2RETHOUR50MINUTE50SECOND50LEDKONGZHIQIINST2VCCRETINPUTCPOUTHOUR50MINUTE50SECOND50SEL20LEDAG60XIANSHIINST（二）子模块1分频器脉冲发生电路将实验箱48MHZ的频率分频成1HZ（供系统时钟），2HZ（快速校分、校时）以及1KHZ和500KHZ（供闹钟电路）。例如1000分频CPCPOUTFENPININST1VCCCPINPUTCPOUTOUTPUT源程序如下MODULEFENPININPUTCP,OUTPUTCPOUTREGCPOUTREG310COUTREGCP_ENALWAYSPOSEDGECP/将50MHZ分频为1KHZBEGINCOUT55/整点倒计时BEGINIFLED1LED0ELSELED1ENDELSELED0IFR81/清零BEGINHOUR0MINUTE0SECOND0R80ENDENDENDENDMODULE功能仿真波形如图3所示3显示器显示器的作用是将时分秒的值在数码管上依次显示出来。从分频器输出的1KHZ的信号作为数码管的扫描信号。SEL表示三个数码管选择位，它的取值表示八个数码管，从左至右依次是111000。LEDGA表示七段数码管，它的取值决定特定位数上显示的数字。源程序如下MODULEXIANSHICPOUT,HOUR,MINUTE,SECOND,SEL,LEDAGINPUTCPOUTINPUTHOUR，MINUTE，SECONDOUTPUTSEL，LEDAGREG20SELREG60LEDREG30SHI1,GE1,SHI2,GE2,SHI3,GE3ALWAYSPOSEDGECPOUTBEGINSHIWEI1HOUR/10GEWEI1HOUR10SHIWEI2MINUTE/10GEWEI2MINUTE10SHIWEI3SECOND/10GEWEI3SECOND10IFSEL3B110/判断位选SEL的值，并将此位上的值输出到数码管CASESHIWEI14B0000LED7B0111_1114B0001LED7B0000_1104B0010LED7B1011_0114B0011LED7B1001_1114B0100LED7B1100_1104B0101LED7B1101_1014B0110LED7B1111_1014B0111LED7B0000_1114B1000LED7B1111_1114B1001LED7B1101_111DEFAULTLED7B0000_000ENDCASEIFSEL3B101CASEGEWEI14B0000LED7B0111_1114B0001LED7B0000_1104B0010LED7B1011_0114B0011LED7B1001_1114B0100LED7B1100_1104B0101LED7B1101_1014B0110LED7B1111_1014B0111LED7B0000_1114B1000LED7B1111_1114B1001LED7B1101_111DEFAULTLED7B0000_000ENDCASEIFSEL3B100LED7B1000_000IFSEL3B011CASESHIWEI24B0000LED7B0111_1114B0001LED7B0000_1104B0010LED7B1011_0114B0011LED7B1001_1114B0100LED7B1100_1104B0101LED7B1101_1014B0110LED7B1111_1014B0111LED7B0000_1114B1000LED7B1111_1114B1001LED7B1101_111DEFAULTLED7B0000_000ENDCASEIFSEL3B010CASEGEWEI24B0000LED7B0111_1114B0001LED7B0000_1104B0010LED7B1011_0114B0011LED7B1001_1114B0100LED7B1100_1104B0101LED7B1101_1014B0110LED7B1111_1014B0111LED7B0000_1114B1000LED7B1111_1114B1001LED7B1101_111DEFAULTLED7B0000_000ENDCASEIFSEL3B001LED7B1000_000IFSEL3B000CASESHIWEI34B0000LED7B0111_1114B0001LED7B0000_1104B0010LED7B1011_0114B0011LED7B1001_1114B0100LED7B1100_1104B0101LED7B1101_1014B0110LED7B1111_1014B0111LED7B0000_1114B1000LED7B1111_1114B1001LED7B1101_111DEFAULTLED7B0000_000ENDCASEIFSEL3B111CASEGEWEI34B0000LED7B0111_1114B0001LED7B0000_1104B0010LED7B1011_0114B0011LED7B1001_1114B0100LED7B1100_1104B0101LED7B1101_1014B0110LED7B1111_1014B0111LED7B0000_1114B1000LED7B1111_1114B1001LED7B1101_111DEFAULTLED7B0000_000ENDCASESELSEL3D1ENDASSIGNLEDAGLEDENDMODULE三实验结果描述实验显示的数字钟具有时、分、秒小时功能，以24小时循环计时；具有清零，调小时、分钟功能。具有整点报时功能，且在整点报时的同时LED灯花样显示。满足了实验设计的各个要求。四心得体会刚才开始接触逻辑设计会觉得很简单因为VERILOG的语法不多，半天就可以把书看完了。但是很快就发现这个想法是错误的，因为会发现综合器怎么和自己的想法差别这么大竟然连用FOR循环写的一个计数器都不认识原因是做逻辑设计的思维和做软件的很不相同，我们需要从电路的角度去考虑问题。我们设计的是数字电路，它是由很多很多的与非门及D触发器构成的，上电之后所有与非门和D触发器都同时工作，不会因为A触发器的代码描述在B触发器之前A触发器就是先工作，事实上，RTL级代码的代码先后顺序在综合成网表文件后这种顺序就消失了，取代的是基本逻辑电路之间的互联关系描述；因此逻辑设计需要的是一种并发的思维，我们也需要用并发的思维去考虑电路的设计。承载体就是时序逻辑，也就是那些触发器。其次就是要熟悉基本电路的设计。基本的电路不是很多，也就是D触发器、计数器、移位寄存器、状态机、多路选择器、译码器等几种，所有复杂的电路都可由这些基本的电路构成。最后是代码的规范化。代码规范主要是代码书写、命名等规范。