VIVADO下ILA使用指南_第1页
VIVADO下ILA使用指南_第2页
VIVADO下ILA使用指南_第3页
VIVADO下ILA使用指南_第4页
VIVADO下ILA使用指南_第5页
已阅读5页，还剩5页未读， 继续免费阅读

下载本文档

版权说明：本文档由用户提供并上传，收益归属内容提供方，若内容存在侵权，请进行举报或认领

文档简介

VIVADO下ILA使用指南ILA是VIVADO下的一个DEBUG- IP，类似于片上逻辑分析仪，通过在RTL设计中嵌入ILA核，可以抓取信号的实时波形，帮助我们定位问题。本文档以一个简单的COUNTER设计为例，对VIVADO（2014.1）下ILA核的使用进行说明。第一部分 RTL设计module counter(input clk,output 3:0 q);wire clk; /想抓取cnt信号进行观察(* keep = TRUE *)reg 3:0 cnt = 4d0;assign q = cnt;always(posedge clk)begincnt = cnt + 4d1;endendmodule第二部分 加入LIA核在vivado工程中，打开IP Catalog选项，找到ILA核进入ILA核的配置界面（2页）第一页在“component Name”可以修改例化名, 在“Number of Prober”可以修改想抓取信号的分组个数，在本例中仅观察1组信号cnt，在“sample Data Depth”可以修改抓取信号的深度，本例选择默认值1024。其他选项保持默认值。第二页在“Probe Width”选择各分组信号的位宽，我们需要观察的cnt信号为4bit，这里选择4。点击OK，到此为止，ILA的配置完成第三部分 在RTL中嵌入ILA核在vivado工程的sources窗口找到刚生成的ILA核的例化代码将其复制到RTL设计中，并连接好信号module counter(input clk,output 3:0 q);wire clk; /想抓取cnt信号进行观察(* keep = TRUE *)reg 3:0 cnt = 4d0;assign q = cnt;always(posedge clk)begincnt = cnt + 4d1;endila_0 u_ila( .clk (clk), .probe0 (cnt);endmoduleps：ILA的clk需要连接到需要观察信号的相应时钟域，在一个RTL中可以嵌入多个ILA，方便观察不同时钟域 的信号第四部分 使用vivado在线抓取信号波形1）修改完RTL后，点击Generate Bitstream生成bit文件2）开发板上电，接上JTAG下载器，然后打开open Target打开Open New Target.点击Next点击Next点击Next点击Finish点击ok，该错误是软件误报发现vivado界面的左下角的Program Device选项变亮，点击该选项，下载bit文件点击Pro. 开始下载下载完成，vivado界面发生变化打开window菜单栏，选择Debug Probes选项，界面会多出一个Debug Probes窗口将需要观察的信号cnt 信号“拖入”右侧的Basic Trigger Setup窗口在这个界面中可以修改触发条件（cnt=2），触发深度(1024)，触发位置(
人人文库> 全部分类> 行业资料 > 管理策划

温馨提示

  • 1. 本站所有资源如无特殊说明，都需要本地电脑安装OFFICE2007和PDF阅读器。图纸软件为CAD,CAXA,PROE,UG,SolidWorks等.压缩文件请下载最新的WinRAR软件解压。
  • 2. 本站的文档不包含任何第三方提供的附件图纸等，如果需要附件，请联系上传者。文件的所有权益归上传用户所有。
  • 3. 本站RAR压缩包中若带图纸，网页内容里面会有图纸预览，若没有图纸预览就没有图纸。
  • 4. 未经权益所有人同意不得将文件中的内容挪作商业或盈利用途。
  • 5. 人人文库网仅提供信息存储空间，仅对用户上传内容的表现方式做保护处理，对用户上传分享的文档内容本身不做任何修改或编辑，并不能对任何下载内容负责。
  • 6. 下载文件中如有侵权或不适当内容，请与我们联系，我们立即纠正。
  • 7. 本站不保证下载资源的准确性、安全性和完整性, 同时也不承担用户因使用这些下载资源对自己和他人造成任何形式的伤害或损失。

最新文档

评论

0/150

提交评论