序列信号发生器.ppt

第五节序列信号发生器,什么是序列信号？,序列信号是把一组0、1数码按一定规则顺序排列的串行信号，可以做同步信号、地址码、数据等，也可以做控制信号。,这一节非常重要，是中规模集成电路的综合运用。,一、移存型序列信号发生器,1、移存型序列信号发生器的原理,移存型序列信号发生器由两部分组成：,移位寄存器,组合电路,组合电路的输出做移位寄存器的输入，也是反馈电路，只要有反馈，寄存器就可以计数。,规定了起始状态为110。,&,特征方程,从特征方程中可以看出：满足移存规律（第一级除外）,状态转换表,0,0,1,100,000,001,011,110,0,0,0,0,0,1,0,1,1,1,1,0,1,0,0,输出是每5位循环一次，循环长度M=5。,Q3=11000,11000,Q2=10001,10001,Q1=00011,00011,三个输出序列是一样的，都由三个0两个1组成。只是起始状态不一样，只要循环起来，分不清起始状态。,由特征方程计算次态值。,在移位寄存器的基础上加反馈网络形成移存型序列信号发生器。先设计移位寄存器，再设计反馈网络。,例：设计00011101，00011101，序列信号发生器。,解：依题意可知，循环长度M=8,需要寄存器的位数n=3,因此按三位一组划分序列信号，组成8个状态循环。,0001110100011101,Q2Q1Q0,000,001,011,111,110,101,010,100,满足移存规律,满足计数规律,构成循环,每次左移一位,状态划分：,2、移存型序列信号发生器的设计,001,011,100,111,000,010,101,110,用直接观察法从状态转换表得出：,Q0CP,Q1CP,满足移存规律,只要设计第一级激励输入即可。,选用74195做移位寄存器,用4选1数据选择器实现J=/K。,1,1,1,1,0,0,0,0,1,0,D0=1,D2=0,状态表：,状态转换表：,变量数大于地址数要降维。,令：,列出状态转换表,根据：,D0=1,D2=0,画出用74195和4选1组成的序列信号产生器电路图。,反过来从已知电路要会分析出其响应序列。,序列信号可以从任意一路输出，只不过起始状态不同而已。,1,0,解：循环长度M=8,238，取n=3,用三位寄存器实现。,一、状态划分（按三位一组划分状态）,000011110000111,Q2Q1Q0,000,000,001,011,111,111,110,100,000,有两组状态均为000,有两组状态均为111,不满足寄存规律，三位寄存器不能实现这样的序列。所以要增加寄存器位数。,取n=4,重新进行状态划分。,例：设计产生序列信号为00001111，00001111，的序列信号产生器。,000011110000111,0000,0001,0011,0111,1111,1110,1100,1000,0001,0011,0111,1111,1110,1100,1000,0000,从状态转换表中得出：,1,1,1,X,1,0,0,0,0,X,X,X,X,X,X,X,扭环计数器,满足移存规律，选用74195作移位寄存器。,移存型序列信号发生器只能产生一组序列信号，如果要同时产生多组序列信号，可以采用计数型序列信号发生器。,计数型序列信号发生器是在计数器的基础上加适当的反馈网络构成。要实现序列长度为M的序列信号发生器，其设计步骤为：,先设计一个计数模置为M的计数器。,再令计数器每一个状态输出符合序列信号要求。,根据计数器状态转换关系和序列信号要求设计输出组合网络。,二、计数型序列信号发生器,例：设计产生序列信号1101000101，1101000101，的计数型序列信号发生器电路。要求用74161和8选1数据选择器实现。,解：先用74161反馈置数法设计M10计数器。,令计数器每一个状态与一位序列信号相对应。,1,1,0,1,0,0,0,1,0,1,画出实现F的卡诺图。,1,1,1,1,1,0,0,0,0,0,X,X,X,X,X,X,变量数大于地址数要进行降维，Q0作记图变量。,X,X,X,1,0,将降维卡诺图与8选1数据选择器卡诺图相比较得出：,D0D3=1,D5=0,D4,D6,D7=Q0,令：Q3Q2Q1=A3A2A1,计数器在01101111之间循环计数，F循环输出1101000101序列信号。,0,0110,1,F,最后画出逻辑电路图。,D0D3=1,D5=0,D4,D6,D7=Q0,令：Q3Q2Q1=A3A2A1,先用74161反馈置数法设计M10计数器。,例：设计,F1=110101,110101,F2=010110,010110,两组序列信号。,要求用7490（8421BCD计数）及38译码器和必要的门电路实现。,解：先用7490设计一个M6计数器。（采用反馈置0法）,令计数器每一个状态与一位序列信号相对应。,由于38译码器是最小项译码器所以要写出F1、F2最小项之和表达式。,Q2Q1Q0,000,001,010,011,100,101,110,F1,F2,0,1,0,1,1,0,1,1,1,0,0,1,用与非门实现,F1,F2,如果要求用与门实现,能不能直接在F1、F2的基础上再加一个非门？,用最大项之积表示：,作业,P278,26、27、28、29。,练习