《FPGADSP相关》PPT课件

硬件调试心得,2009.12.19,任务要求和总体框架硬件调试总结,一任务要求和总体框架,本次设计任务总体要求如下：1.数字稳像2.动目标检测、跟踪3.图像压缩并与上位机通信,图1.1硬件总体框图,二硬件调试,电源（尽可能准确）关键器件（FPGA、DSP）其它（ADC、DAC等）,2.1FPGA与DSP,对于采用FPGA+DSP架构的设计，一般FPGA做总体时序控制，DSP做算法处理。本次设计信号流程如图2.1所示。,图2.1信号流程图,视频源为标准的720*576的PAL制式视频图象，而要求的是320*240的图象，所以先在FPGA内进行图象抽取，然后写入开辟的双口RAM中。考虑到FPGA内部资源，对于一帧图象，我们只取奇场数据，然后将一场图象分成10次来发送，即开辟的双口RAM空间只有1/10场图象大小。如何与DSP通信？(EMIF口),图2.2DSP内部结构图,ExternalMemoryInterface,1.时钟2.数据总线3.地址总线4.片选和使能*EMIF*,本次设计采用的是中断传输、同步读写，每场图象一个场中断和10个行中断，如果对中断不加以区分，则对DSP的后续处理带来不便。DSP读写分查询和中断两种方式。对每种方式又都有同步和异步之分。,查询DSP一直对某个地址空间进行访问，没有直接的触发信号。中断DSP有4个中断管脚，上升沿触发，FPGA控制中断发送时序，通知DSP读写此地址空间。,地址空间,DSP的CE空间在DSP内部并不是真实的RAM，可以看作是一种地址映射(如图2.3)，FPGA等外设才是真正的存储空间。DSP处理数据，都是先把CE空间里的数据搬运到其内部RAM后，在内部RAM中进行处理，发送时再将处理完的数据搬运到相应的CE空间地址。,图2.3DSP地址空间分配,同步与异步在读写速率上同步异步，对于同步，一个时钟读或写一次，而异步则是几个时钟（大约3个）读或写一次，可在CCS中设置。,2.2调试中常遇到的问题,2.2.1DSP无法正常进入*DSP*JTAG链:从JTAG口的TDI出发，经过DSP后再回到JTAG口的TDO，构成一个回路；复位信号:DSP的复位管脚为低电平有效，若此管脚一直为低，则DSP不能进入，调试时为方便，可以先把此管脚飞线拉高；虚焊等（焊接时仔细）；EMIF口地址线的配置电阻；,2.2.2DSP接收到的图像错位FPGA将双口RAM内的图像数据发送给DSP，注意FPGA写双口和发送中断的时序，FPGA是27M时钟写双口，DSP用100M读数据，必须保证读写的匹配问题，即：要确保DSP读最后一个字节的数据前，FPGA已经将数据写完。,2.2.3FPGA读写SBSRAM数据错误本次设计中采用2片SBSRAM乒乓存储，调试时发现同样的程序，对2片SBSRAM结果却不同。用写入累加数进行测试，其中一片读出的数据正确，另外一片读出的数据有个别错误。,解决办法：将程序中读此SBSRAM的时钟由上升沿改成下降沿触发。即保证时钟是在数据稳定时刻采数(考虑布线)，其它外设也是如