浙江万里学院电信学院PPT课件

设计要求,原始状态图,最简状态图,画电路图,检查电路能否自启动,1,2,4,6,6.3同步时序逻辑电路的设计方法,同步时序电路的设计步骤：,选触发器，求时钟、输出、状态、驱动方程,5,状态分配,3,化简,例,1,建立原始状态图,设计一个按自然态序变化的7进制同步加法计数器，计数规则为“逢七进一”，产生一个进位输出。,状态化简,2,状态分配,3,已经最简。,已是二进制状态。,4,选触发器，求时钟、输出、状态、驱动方程,因需用3位二进制代码，选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。由于要求采用同步方案，故时钟方程为：,输出方程：,状态方程,不化简，以便使之与JK触发器的特性方程的形式一致。,比较，得驱动方程：,电路图,5,检查电路能否自启动,6,将无效状态111代入状态方程计算：,可见111的次态为有效状态000，电路能够自启动。,例.设计一个带进位输出端的十三进制计数器解：分析：计数器无输入逻辑信号，只有进位输出信号，属于摩尔型电路。C进位信号，C1为有进位输出，C0为无进位输出十三进制计数器应有13个状态：,由于23N24,所以取n=4,用4个触发器取00001100为S0S12的编码,画出表示次态逻辑函数和进位输出函数的卡诺图:,所以可得:,为验证电路的逻辑功能是否正确,可将0000作为初始状态代入状态方程依次计算,所得结果应与以上所列的状态转换表相同。最后应检查电路的自启动。将3个无效状态1101、1110和1111分别代入状态方程计算，所得次态分别为0010、0010和0000，故电路能自启动。,设计一个串行数据检测电路，当连续输入3个或3个以上1时，电路的输出为1，其它情况下输出为0。例如：输入X101100111011110输入Y000000001000110,例,1,建立原始状态图,S0,S1,S2,S3,设电路开始处于初始状态为S0。,第一次输入1时，由状态S0转入状态S1，并输出0；,1/0,X/Y,若继续输入1，由状态S1转入状态S2，并输出0；,1/0,如果仍接着输入1，由状态S2转入状态S3，并输出1；,1/1,此后若继续输入1，电路仍停留在状态S3，并输出1。,1/1,电路无论处在什么状态，只要输入0，都应回到初始状态，并输出0，以便重新计数。,0/0,0/0,0/0,0/0,对照课本P224的例题,状态化简,2,状态分配,3,S0=00S1=01S2=10,4,选触发器，求时钟、输出、状态、驱动方程,选用2个CP下降沿触发的JK触发器，分别用FF0、FF1表示。采用同步方案，即取：,输出方程,状态方程,比较，得驱动方程：,电路图,5,检查电路能否自启动,6,将无效状态11代入输出方程和状态方程计算：,电路能够自启动。,例:做出下图此时序逻辑电路的状态转换表,状态转换图和时序图,根据图可写出电路的驱动方程：,例题中电路无输入变量，次态和输出只取决于电路的初态，设初态为Q3Q2Q1=000，代入其状态方程及输出方程，得：,Y=00=0,又以100为初态，代入得：,再以010为初态，代入得：,如此继续，依次得到100，101，110，000，又返回最初设定的初态，列出其状态转换表。,每经过七个时钟触发脉冲以后输出端Y从高电平跳变为低电平，且电路的状态循环一次。所以此电路具有对时钟信号进行计数的功能，且计数容量等于七，称为七进制计数器。若电路初态为111，代入方程得：Q3Q2Q1=000，Y=1,状态转换图：,代表状态,例2：设计一个串行数据检测器，要求：连续输入三个或三个以上的1时输出为1，其它输入情况下输出为0,解：分析:电路应至少有4个不同状态,即S0没输入1之前状态S1输入1个1后的状态S2输入2个1后的状态S3输入3个1或3个以上1后的状态,可看出，S2与S3两个状态在同样的输入条件下它们转换到同样的次态，且转换后得到同样的输出。所以，S2与S3为等价状态，可合并为一个状态，得出最简状态转换图。,状态数N=32n-1N2n所以，n=2触发器位数为2,对状态进行编码：可使S0=00，S1=01，S2=10,电路次态和输出卡诺图：,格内填写的内容为Q1n+1Q0n+1/Y,采用下降沿JK触发器构成电路，驱动方程为：,