基于FPGA的全数字锁相环设计-河科大开题报告

河南科技大学毕业设计（论文）开题报告（学生填表）院系：电子信息工程学院 2010 年 03 月 21 日课题名称基于FPGA的全数字锁相环设计1. 设计（或研究）的依据与意义锁相环在通信、雷达、测量和自动化控制等领域应用极为广泛，已经成为各种电子设备中必不可少的基本部件。随着电子技术向数字化方向的迅速发展，需要采用数字方式实现信号的锁相处理。目前，由于大规模、超高速数字集成电路的发展及计算机得到了普遍应用，于是出现了全数字锁相环路。因为是全数字电路，因此它对数字电路的噪声容忍能力很强。并且，全数字锁相环路设计还可以借鉴流行的ASIC设计流程，即编写硬件描述语言，进行逻辑综合，采用自动布局布线获得版图，因而全数字锁相环具有很强的可移植性。此外，由于其所具有的数字特性，全数字锁相环的捕获时间也很快。本设计是一种基于FPGA的二阶全数字锁相环，采用EDA 技术进行系统设计。该锁相环电路，环路部件全部数字化，采用数字鉴相器（DPD），数字环路滤波器（DLF），数控振荡器（DCO）构成锁相环路。它使用比例积分（PI）算法代替传统锁相环路系统的环路滤波，并使用相位累加器实现数控振荡器的功能。理论分析和仿真实验表明，改变比例积分控制参数，可以很方便地调节锁相系统的锁相速度和稳定性。利用VHDL硬件描述语言编写了数字锁相环各模块中器件的程序，这些器件主要有：分频器，触发器，寄存器，全加器。并且编写了本设计的系统顶层程序，利用Quartus软件对所有程序进行编译与波形仿真。2.国内外同类设计（或同类研究）的概况综述第一代的锁相环是用分立元件实现的，直至1965年出现了集成锁相环。最早的集成锁相环是纯粹的模拟电路，它采用模拟乘法器作为鉴相器(PD)，采用无源或有源RC滤波器作为环路滤波器(LP)，利用压控振荡器(VCO)产生锁相环的输出信号。这种类型的锁相环被称为“线性锁相环” (LPLL)。随着大规模、超高速数字集成电路的发展以及计算机的普遍应用，在传统的模拟锁相环路(APLL)应用领域中，一部分已被数字锁相环路(DPLL)所取代。从六十年代起，人们就开始了对数字锁相环的研究。起初，只是把模拟环路中的部分部件数字化。例如，它只有鉴相器是用数字电路实现的，而其它部分仍然是由模拟电路实现，因此严格地来说，它是一个数模混合系统。这样做的优点是，能够在不牺牲压控振荡器频率稳定度的情况下，加入频率牵引范围，从而提高了整个环路的工作稳定性和可靠性。大约在1970年左右，还出现了另一种类型的锁相环“全数字锁相环”(ADPL)。与DPLL相比，ADPLL是一个数字系统，即电路全部由数字电路实现，而且内部信号也全是数字信号。它不含有无源器件，如电容、电阻。传统的数字锁相环是由中、小规模TTL集成电路构成的，这类DPLL存在着工作频率低、可靠性差、设计灵活性差等缺点随着集成电路技术的进一步发展，不仅能够支撑频率较高的单片集成锁相环路，而且可以把整个系统集成到一个芯片上去，实现所谓的本设计基于FPGA的全数字锁相环技术，应用硬件描述语言VHDL使设计更加灵活，缩短设计周期，而且可实现复杂数字电路系统，集成数字锁相环路最大限度的提高了时钟频率，增强了电路自身抗干扰能力，具有良好的跟踪与滤波性能，这对数字通讯系统同步的实现和对变频载波的跟踪提取以实现同步解调有着重要的意义。尤其是随着集成技术的不断发展，系统主时钟频率进一步提高，数字锁相环技术将有着不可替代的优势，得到更广泛的应用。2. 课题设计（或研究）的内容数字锁相环路已在数字通信、无线电电子学及电力系统自动换等领域中的得到了极为广泛的应用，本题目就是基于FPGA设计锁相环路各个组成单元鉴相器、环路滤波器和压控振荡器来实现一个倍频/分频调节方便的全数字锁相环路。3. 设计（或研究）方法利用VHDL硬件描述语言编写数字锁相环各模块中器件的程序，这些器件主要有：分频器，触发器，寄存器，全加器。并编写本设计的系统顶层程序，利用Quartus软件对所有程序进行编译与波形仿真。5. 实施计划a. 04-05周：查阅文献资料，准备开题报告，进行信号发生器的技术方案设计；b. 6 -07周：掌握基本原理，进行结够分析，硬件电路原理图的设计；c. 8 -11周：编写程序，完成总体设计；d. 12-14周：软件编