chap4微机总线技术规范与总线标准管理

1,第4章总线技术与总线标准,6学时,2,第4章总线技术与总线标准,4.1总线技术（掌握）总线技术概述总线仲裁总线操作与时序4.2总线标准（理解）片内AMBA总线PCI系统总线异步串行通信总线,3,4.1总线技术,总线是计算机系统中的信息传输通道，由系统中各个部件所共享。总线的特点在于公用性，总线由多条通信线路（线缆）组成计算机系统通常包含不同种类的总线，在不同层次上为计算机组件之间提供通信通路采用总线的原因:非总线结构的N个设备的互联线组数为N*(N-1)/2非总线结构的M发N收设备间的互联线组数为M*N采用总线的优势减少部件间连线的数量扩展性好，便于构建系统便于产品更新换代,4,总线要素,线路介质种类：有线（电缆、光缆）、无线（电磁波）特性原始数据传输率带宽对噪声的敏感性：内部或外部干扰对失真的敏感性：信号和传输介质之间的互相作用引起对衰减的敏感性：信号通过传输介质时的功率损耗总线协议,总线信号：有效电平、传输方向/速率/格式等,电气性能,机械性能,总线时序：规定通信双方的联络方式,总线仲裁：规定解决总线冲突的方式,如接口尺寸、形状等,其它：如差错控制等,5,总线协议组件,6,总线分类,按所处位置(数据传送范围),片内总线,芯片总线（片间总线、元件级总线）,系统内总线（插板级总线）,系统外总线（通信总线）,非通用总线（与具体芯片有关）,通用标准总线,地址总线,控制总线,按总线功能,数据总线,并行总线,串行总线,按数据格式,按时序关系(握手方式),同步,异步,半同步,同步,异步,7,外部总线、(系统)外总线如并口、串口,系统总线、(系统)内总线如ISA、PCI,片(间)总线三总线形式,片内总线单总线形式,计算机系统的四层总线结构,8,总线的组织形式,组织形式：单总线、双总线，多级总线单总线特征：存储器和I/O分时使用同一总线优点：结构简单，成本低廉，易于扩充缺点：带宽有限，传输率不高（可能造成物理长度过长）,9,双总线,特征：存储总线+I/O总线优点：提高了总线带宽和数据传输速率，克服单总线共享的限制，以及存储/IO访问速度不一致而对总线的要求也不同的矛盾缺点：CPU繁忙,10,多级总线,特征：高速外设和低速外设分开使用不同的总线优点：高效，进一步提高系统的传输带宽和数据传输速率缺点：复杂,11,微机的典型多级总线结构,存储总线,高速IO总线,低速IO总线,12,13,微机系统中的内总线（插板级总线）,14,微机系统中的外总线（通信总线）,15,总线分类,按所处位置(数据传送范围),片内总线,芯片总线（片间总线、元件级总线）,系统内总线（插板级总线）,系统外总线（通信总线）,非通用总线（与具体芯片有关）,通用标准总线,地址总线,控制总线,按总线功能,数据总线,并行总线,串行总线,按数据格式,按时序关系(握手方式),同步,异步,半同步,同步,异步,16,三总线,哈佛体系结构,冯诺依曼体系结构,17,典型的控制信号,总线的控制信号存储器写信号存储器读信号I/O写信号I/O读信号总线请求信号总线授予信号中断请求信号中断应答信号时钟信号复位信号,18,总线隔离与驱动,不操作时把功能部件与总线隔离同一时刻只能有一个部件发送数据到总线上提供驱动能力数据发送方必须提供足够的电流以驱动多个部件提供锁存能力具有信息缓存和信息分离能力,19,总线电路中常用器件,三态总线驱动器驱动、隔离单向、双向,20,锁存器,信息缓存（有时也具有驱动能力）信息分离（地址与数据分离）,直通,保持,高阻,21,微机系统的三总线结构,22,最小模式总线连接,23,CPU读存储器/IO的时序图,24,微机系统三总线,5V,读写控制,读写控制,读写控制,25,单CPU系统8086读操作总线周期时序,26,单CPU系统8086写操作总线周期时序,27,比较读/写区别,28,总线的性能指标,总线时钟频率：总线上的时钟信号频率总线宽度：数据线、地址线宽度总线速率：总线每秒所能传输数据的最大次数。总线速率=总线时钟频率/总线周期数总线周期数：总线传送一次数据所需的时钟周期数有些几个周期才能传输1个数据总线带宽：总线每秒传输的字节数同步方式总线负载能力,29,总线宽度,总线宽度：笼统地说，就是总线所设置的通信线路（线缆）的数目。具体地说，就是总线内设置用于传送数据的信号线的数目为数据总线宽度，用于传输地址的信号线的数目为地址总线宽度，如8位、16位、32位、64位等数据总线宽度在很大程度上决定了计算机总线的性能地址总线的宽度则决定了系统的寻址能力,30,总线带宽,总线带宽(busbandwidth)表示单位时间内总线能传送的最大数据量（bps/Bps）用“总线速率总线位宽/8=时钟频率总线位宽/(8总线周期数)”表示总线位宽：数据信号线的数目，同一时刻传输的数据位数总线复用；成本、串扰；时钟频率总线偏离（skew）、兼容性,31,例,CPU的前端总线(FSB)频率为400MHz或800MHz，总线周期数为1/4(即1个时钟周期传送4次数据)，位宽为64bit则FSB的带宽为40064/(81/4)=1.28GB/s或80064/(81/4)=2.56GB/sPCI总线的频率为33.3MHz，位宽为32位或64位，总线周期数为1则PCI总线的带宽为：33.332/8=133MB/s或33.364/8=266MB/s,32,4.1.2总线仲裁,总线仲裁(arbitration)也称为总线判决，根据连接到总线上的各功能模块所承担任务的轻重缓急，预先或动态地赋予它们不同的使用总线的优先级，当有多个模块同时请求使用总线时，总线仲裁电路选出当前优先级最高的那个，并赋予总线控制权其目的是合理地控制和管理系统中多个主设备的总线请求，以避免总线冲突分布式(对等式)仲裁控制逻辑分散在连接于总线上的各个部件或设备中协议复杂且昂贵，效率高集中式(主从式)仲裁采用专门的控制器或仲裁器总线控制器或仲裁器可以是独立的模块或集成在CPU中协议简单而有效，但总体系统性能较低,33,特点：各主控模块共用请求信号线和忙信号线，其优先级别由其在链式允许信号线上的位置决定；优点：具有较好的灵活性和可扩充性；缺点：主控模块数目较多时，总线请求响应的速度较慢；,菊花链（串行）总线仲裁,主控模块1,主控模块2,主控模块N,允许BG,请求BR,忙BB,总线仲裁器,34,三线菊花链仲裁原理,任一主控器Ci发出总线请求时，使BR1任一主控器Ci占用总线，使BB1，禁止BG输出主控器Ci没发请求(BRi=0)，却收到BG(BGINil)，则将BG向后传递(BGOUTil)当BR1，BB0时，仲裁器发出BG信号。此时，BG1，如果仲裁器本身也是一个主控器，如微处理器，则在发出BG之前BB0时，它可以占用一个或几个总线周期若Ci同时满足：本地请求(BRi=1)；BB=0；检测到BGINi端出现了上升沿。接管总线。Ci接管总线后，BG信号不再后传，即BGOUTi0,35,各主控器有独立的总线请求BR、总线允许BG，互不影响总线仲裁器直接识别所有设备的请求，并向选中的设备Ci发BGi特点：各主控模块有独立的请求信号线和允许信号线，其优先级别由总线仲裁器内部模块判定；优点：总线请求响应的速度快；缺点：扩充性较差；,并行仲裁,36,串并行二维仲裁,从下一设备,主模块1,主模块2,主模块3,允许BG,请求BR,忙BB,总线仲裁器,主模块4,到下一设备,综合了前两种仲裁方式的优点和缺点,37,分布式总线仲裁方式,总线上各个设备都有总线仲裁模块当任何一个设备申请总线，置“总线忙”状态，以阻止其他设备同时请求,38,4.1.3总线操作与时序,总线操作：计算机系统中，通过总线进行信息交换的过程称为总线操作总线周期：总线设备完成一次完整信息交换的时间读/写存储器周期读/写IO口周期DMA周期中断周期多主控制器系统，总线操作周期一般分为四个阶段总线请求及仲裁阶段、寻址阶段、传数阶段和结束阶段单个主控制器系统，则只需要寻址和传数两个阶段,39,总线主控制器的作用,总线系统的资源分配与管理提供总线定时信号脉冲负责总线使用权的仲裁不同总线协议的转换和不同总线间数据传输的缓冲,40,总线时序,总线时序是指总线事件的协调方式，以实现可靠的寻址和数据传送总线时序类型同步：所有设备都采用一个统一的时钟信号来协调收发双方的定时关系异步：依靠传送双方互相制约的握手(handshake)信号来实现定时控制半同步：具有同步总线的高速度和异步总线的适应性,41,同步并行总线时序,特点系统使用同一时钟信号控制各模块完成数据传输一般一次读写操作可在一个时钟周期内完成，时钟前、后沿分别指明总线操作周期的开始和结束地址、数据及读/写等控制信号可在时钟沿处改变优点：电路设计简单，总线带宽大，数据传输速率快缺点：时钟以最慢速设备为准，高速设备性能将受到影响,42,异步并行总线时序,特点：系统中可以没有统一的时钟源，模块之间依靠各种联络（握手）信号进行通信，以确定下一步的动作优点：全互锁方式可靠性高，适应性强缺点：控制复杂，交互的联络过程会影响系统工作速度,地址信号,数据信号,主设备联络信号,从设备联络信号,准备好接收（M发送地址信号）,已收到数据（M撤销地址信号）,完成一次传送（S撤销数据信号）,已送出数据（S发送数据信号）,43,半同步并行总线时序,特点：同时使用主模块的时钟信号和从模块的联络信号优点：兼有同步总线的速度和异步总线的可靠性与适应性,Ready信号可作为慢速设备的异步联络信号,CLK信号作为快速设备的同步时钟信号,44,4.2总线标准,总线标准包括：逻辑规范：逻辑信号电平时序规范电气规范机械规范通信协议,45,4.2.1SoC的片内总线,片上总线特点简单高效结构简单：占用较少的逻辑单元时序简单：提供较高的速度接口简单：降低IP核连接的复杂性灵活，具有可复用性地址/数据宽度可变、互联结构可变、仲裁机制可变功耗低信号尽量不变、单向信号线功耗低、时序简单片内总线标准ARM的AMBA、IBM的CoreConnectSilicore的Wishbone、Altera的Avalon,46,ARM的AMBA:AdvancedMicrocontrollerBusArchitecture,先进高性能总线AHB（AdvancedHigh-performanceBus）适用于高性能和高吞吐设备之间的连接，如CPU、片上存储器、DMA设备、DSP等先进系统总线ASB（AdvancedSystemBus）适用于高性能系统模块。与AHB的主要不同是读写数据采用了一条双向数据总线先进外设总线APB（AdvancedPeripheralBus）适用于低功耗外部设备，经优化减少了功耗和接口复杂度适合较复杂的应用，需要遵守较简单的操作协议；拥有众多的第三方支持,47,AMBA总线,48,AMBA2.0总线结构图,高性能ARM核,高性能片上RAM,高性能DMAC核,高带宽片外存储器接口,桥,键盘,UART,Timer,PIO,AHBorASB,APB,49,IBMCoreConnect,处理器局部总线PLB（ProcessorLocalBus）高带宽、低延迟、高性能连接高速CPU核、高速MEM控制器、高速DMAC等高性能设备片内的外设总线OPB（On-chipPeripheralBus）连接低性能设备，减少其对PLB的性能影响通过OPB桥实现PLB主设备和OPB从设备的数据传输设备控制寄存器总线DCR（DeviceControlRegister）用于配置PLB设备和OPB设备的状态寄存器和控制寄存器减轻PLB总线在低性能状态下的负荷方案完整，但一般用于高性能系统设计中（如工作站），不太适合简单的嵌入式系统应用,50,CoreConnect总线结构框图,EmbeddedSystem,高性能CPU核,高速存储器,仲裁,DMAC核,外部总线结构接口,OPB桥,Keyboard,UART,Timer,PIO,PLB,OPB,DCR,51,Silicore的Wishbone,定义了一条高速总线的信号和总线周期。在复杂系统中可采用两条Wishbone总线分别连接高速和低速设备，两条总线之间的接口简单提供了4种互连方式：两个IP核的点到点连接；多个串行IP核的数据流连接；多个IP核的共享总线连接、高吞吐量的交叉开关完全免费，开发性强；结构简单、互连灵活；通常应用于简单的嵌入式控制器和一些高速系统中，但对高性能系统的支持不够,52,Altera的Avalon,主要用于Altera公司的NIOS软核系统中实现SOPC规定了主设备和从设备之间进行连接的端口和通信时序，配置简单，可由EDA工具（SOPCBuilder）快速生成采用从设备仲裁技术，允许多个主设备真正同步操作，优化了数据流，提高了系统的吞吐量,53,Avalon的交换式总线结构,54,AMBA总线,AMBA总线规范是由ARM公司推出的一种用于高性能嵌入式微处理器设计的片上总线标准，由于AMBA总线的开放性和其本身的高性能，以及由于ARM处理器的广泛应用，AMBA已成为SOC设计中使用最广泛的总线标准。目前AMBA总线规范的版本为3.0，它定义了三组不同的总线：AMBA高性能总线AHB，AMBA高性能系统总线ASB和AMBA高性能外设总线APB。AHB作为高性能的系统中枢总线驱动速度较快的设备，支持突发模式的数据传送和事务分隔，并支持流水线操作。APB则是作为传送速度较低的外围设备总线，驱动速度较慢的设备。,55,AHB或ASB总线,APB总线,AHB的特性：,单个时钟边沿操作；,非三态的实现方式；,支持突发传输；,支持分段传输；,支持多个主控制器（最多16个模块）；,可配置32位128位总线宽度；,支持字节、半字和字的传输。,典型的AMBA构架,56,AHB总线的接口信号,AHB系统由主模块(Master)、从模块(Slave)和基础结构(Infrastructure)3部分组成，整个AHB总线上的传输都是由主模块发出，由从模块负责回应。基础结构则由仲裁器(arbiter)、主模块到从模块的多路器、从模块到主模块的多路器、译码器、虚拟从模块、虚拟主模块等组成。,AHB总线的接口信号,时钟信号仲裁信号地址信号控制信号写数据读数据响应信号,除了时钟与仲裁信号之外，其余的信号皆通过多路器传送。,57,AHB总线的互连,58,AHB总线主模块接口,59,AHB总线从模块接口,60,AHB总线仲裁器接口,61,AHB基本传输,在AHB总线上，一次完整的传输可以分成两个阶段：地址传送阶段与数据传送阶段。地址传送阶段传送的是地址与控制信号，这个阶段只持续一个时钟周期，在HCLK的上升沿数据有效，所有的从模块都在这个上升沿采样地址信息。数据传送阶段传送的是读或写的数据和响应信号，这一阶段可以持续一个或几个时钟周期。当数据传送无法在一个时钟周期完成时，可以通过HREADY信号来延长数据传送周期，HREADY信号为低电平时，表示传输尚未结束，于是就在数据传送阶段中加入等待周期，直到HREADY信号为高电平为止。,62,AHB基本传输过程,63,AHB总线流水线操,64,APB总线,APB从单元的接口信号,APB主要用于低带宽的周边外设之间的连接,在APB里面唯一的主模块就是与AHB总线相接的APB桥。,65,APB传输,APB上的状态图,66,APB写传输时序图,67,APB读传输时序图,68,APB桥,选择信号,系统总线从模块接口,APB桥是在AMBAAPB上唯一的总线主模块。另外，APB桥也是在更高层次系统总线上的一个从模块。桥单元把系统总线传输转化为APB总线传输。,69,APB桥的传输过程,70,锁存地址并在整个传输过程中保持其有效，直到数据传送完成。地址译码并且生成一个外部选择信号PSELx，在一次传输期间只有一个选择信号有效.写传送时驱动数据到APB总线上。读传时驱动APB数据到系统总线上。为传送触发使能信号PENABLE，使其有效。,APB桥的功能,71,总线设计要素,信号线类型专用信号线复用信号线总线仲裁方法集中仲裁分布仲裁总线定时方法同步异步总线宽度地址总线宽度数据总线宽度数据传输类型读/写/读-修改-写/写后读/块传输（联系传输）,72,4.2.2PCI总线,PeripheralComponentInterconnect，外部设备互连总线，在CPU与外设之间提供了一条独立的数据通道，使得每种设备都能直接与CPU联系，支持即插即用PCI总线信号必备的PCI总线信号包括地址信号、数据信号、接口控制信号、错误报告信号、仲裁信号和系统信号可选的PCI总线信号包括64位总线扩展信号、接口控制信号、中断信号、Cache支持信号和边界扫描信号,73,PCI总线架构,PCI总线是多层次总线,74,PCI总线插座示意图,根据电源电压和位数不同分为4种长插槽188针，短插槽124针,75,PCI插槽实物照片,76,PCI总线信号,77,必备的PCI总线信号,地址和数据信号AD31:0，双向三态C/BE3:0，双向三态，低有效PAR，奇偶校验信号，双向三态接口控制信号FRAME，帧周期信号，低电平有效IRDY，主设备准备好信号，低电平有效TRDY，从设备准备好信号，低电平有效STOP，从设备要求主设备停止当前数据传输，低电平有效IDSEL，初始化设备选择，输入DEVSEL，设备选择信号，低电平有效,78,必备的PCI总线信号（续）,错误报告信号PERR，报告数据奇偶检验错，低电平有效SERR，系统出错信号，低电平有效仲裁信号REQ，总线占用请求信号，双向三态，低有效GNT，总线占用允许信号，双向单台，低有效系统信号CLK：时钟，输入RST，复位，输入,79,可选的PCI总线信号,64位总线扩展信号AD64:32，双向三态C/BE7:4，双向三态，低电平有效REQ64，64传输请求，低电平有效ACK64，表示从设备将用64位传输，低电平有效PAR64，奇偶双字节校验，双向三态，低电平有效接口控制信号LOCK，锁定信号，低电平有效中断信号INTA/INTB/INTC/INTD，中断信号，低电平有效，漏极开路,80,可选的PCI总线信号（续）,Cache支持信号SBO，试探返回信号，低电平有效，输入或输出SDONE，表示命中一个缓冲行，输入或输出。有效时，表明探测完成，无效时，表明探测结果仍未确定边界扫描信号TDI，数据输入TDO，数据输出TCK，时钟TMS，模式选择TRST，复位,81,PCI总线命令表,m1这个也是多了冒号,82,PCI总线读时序,突发读时序，可连续多字节操作,83,4.2.3异步串行通信总线,串行总线上的信息则按位传输，通常只需1根或2根数据线，没有地址总线、控制总线采用差分信号(differentialsignal)传输技术具有低功耗、低误码率、低串扰和低辐射等优点高速串行总线的三大特征差分信号传输以数据包形式传送信息(地址、数据、命令)点对点通信串行通信的通信方式、距离、速率、差错控制、传输方式,COM口RS-232、RS-485,串行通信接口,USB接口,SPI/QSPI,串行扩展接口,I2C,Microwire,84,总线共享技术,数据压缩技术多级编码技术各种调制解调技术,时分复用,频分复用,85,串行数据的通信方式,单工半双工双工多工,86,串行通信传输距离,串行数据在基带传送方式下（指信号按原样传输），通常只能传输几十米至几百米，并且传输速率越大，传输距离越短调