集成电路原理（课堂PPT）

1,集成电路原理与设计,2020/5/19,微电子学,微电子技术是电子计算机和通信的核心技术微电子技术的核心是集成电路（IntegratedCircuit,IC）技术微电子学是电子学的一门分支，主要研究电子或离子在固体材料中的运动规律及其应用微电子学是以实现电路和系统的集成为目的，研究如何利用半导体的微观特性以及一些特殊工艺，在一块半导体芯片上制作大量的器件，从而在一个微小面积中制造出复杂的电子系统。,2,2020/5/19,集成电路(IntegratedCircuit,IC),3,2020/5/19,4,2020/5/19,5,2020/5/19,集成电路芯片的显微照片,6,2020/5/19,封装好的Intel奔腾CPU,7,2020/5/19,8,2020/5/19,集成电路构成,本课程学习硅基CMOS工艺数字集成电路的设计,9,2020/5/19,学习内容,MOS器件物理基础基本门电路工作原理集成电路版图设计及制造流程集成电路设计方法学Verilog语言及EDA工具FPGA开发,10,2020/5/19,MOS器件物理基础,11,2020/5/19,MOSFET的结构,12,2020/5/19,衬底,Ldrawn：沟道总长度,Leff：沟道有效长度，LeffLdrawn2LD,MOSFET的结构,LD：横向扩散长度,（bulk、body）,tox:氧化层厚度,源极：提供载流子,漏极：收集载流子,13,2020/5/19,MOSFET：Metal-OxideSemiconductorField-EffectTransistorCMOS:互补MOSn型MOSFET：载流子为电子p型MOSFET：载流子为空穴,阱：局部衬底,14,2020/5/19,MOS管正常工作的基本条件,MOS管正常工作的基本条件是:所有衬源（B、S）、衬漏（B、D）pn结必须反偏,寄生二极管,15,2020/5/19,同一衬底上的NMOS和PMOS器件,寄生二极管,*N-SUB必须接最高电位VDD！*P-SUB必须接最低电位VSS！,*阱中MOSFET衬底常接源极S,MOS管所有pn结必须反偏:,16,2020/5/19,MOS晶体管符号,17,2020/5/19,MOSFET开关,N型MOSFET,导通时VG的值(阈值电压)？源漏之间的电阻？源漏电阻与各端电压的关系？,18,2020/5/19,NMOS晶体管工作原理,导电沟道形成,19,2020/5/19,VGSVT、VDS=0,20,2020/5/19,NMOS器件的阈值电压VTH,(a)栅压控制的MOSFET(b)耗尽区的形成(c)反型的开始(d)反型层的形成,形成沟道时的VG称为阈值电压记为VT,21,2020/5/19,MS：多晶硅栅与硅衬底功函数之差,Qdep耗尽区的电荷,是衬源电压VBS的函数,Cox：单位面积栅氧化层电容,2F：强反型时的表面电势,k：玻耳兹曼常数q：电子电荷Nsub：衬底掺杂浓度ni：本征自由载流子浓度si：硅的介电常数,22,2020/5/19,VGSVT、0VGS-VT称为饱和区,24,2020/5/19,NMOS沟道电势示意图(0VDSVGS-VT),边界条件:V(x)|x=0=0,V(x)|x=L=VDS,25,2020/5/19,电流公式推导,V：电荷移动的速度Qd：电荷沿移动方向的线密度,26,2020/5/19,Qd：沟道电荷密度,Cox：单位面积栅电容,沟道单位长度电荷(C/m),WCox：MOSFET单位长度的总电容,Qd(x)：沿沟道点x处的电荷密度,V(x)：沟道x点处的电势,I/V特性的推导（1）,电荷移动速度(m/s),V(x)|x=0=0,V(x)|x=L=VDS,27,2020/5/19,I/V特性的推导（2）,对于半导体：,且,28,2020/5/19,I/V特性的推导（3）,三极管区(线性区),每条曲线在VDSVGSVTH时取最大值，且大小为：,VDSVGSVTH时沟道刚好被夹断,29,2020/5/19,三极管区的nMOSFET（0VDSVGS-VT,沟道电阻随VDS增加而增加导致曲线弯曲,曲线开始斜率正比于VGS-VT,VDSVGS-VTH,34,2020/5/19,MOS管饱和的判断条件,NMOS饱和条件：VgsVTHN；VdVg-VTHN,PMOS饱和条件:Vgs1,是一个非理想因子),42,2020/5/19,MOS管亚阈值导电特性的Pspice仿真结果,VgS,logID,仿真条件：,VT0.6,W/L100/2,MOS管亚阈值电流ID一般为几十几百nA,43,2020/5/19,MOS器件模型,44,2020/5/19,MOS器件版图,45,2020/5/19,C1:栅极和沟道之间的氧化层电容,C2:衬底和沟道之间的耗尽层电容,C3,C4栅极和有源区交叠电容,MOS器件电容,46,2020/5/19,C5,C6有源区和衬底之间的结电容,47,2020/5/19,MOS器件电容,48,2020/5/19,栅源、栅漏、栅衬电容与VGS关系,1)VGSVTHVDSVGSVTH饱和区,51,2020/5/19,CMOS反相器,52,52,2020/5/19,教学内容,CMOS反相器的直流特性CMOS反相器的基本特性CMOS反相器的直流电压传输特性CMOS反相器的噪声容限CMOS反相器的瞬态特性CMOS反相器的设计,53,53,2020/5/19,CMOS反相器的直流特性,CMOS反相器的工作原理,54,利用NMOS和PMOS的互补特性获得良好的电路性能。源、衬接法避免衬偏效应，pn结反偏或零偏，防止寄生效应。NMOS下拉开关，PMOS上拉开关。,54,2020/5/19,CMOS反相器的直流特性,CMOS反相器的工作原理,55,晶体管是一个具有无限关断电阻（）和有限导通电阻（）的开关。,55,2020/5/19,CMOS反相器的直流特性,CMOS反相器的工作原理,V,in,V,out,C,L,V,DD,56,V,DD,V,DD,V,in,V,DD,V,in,0,V,out,V,out,R,n,R,p,Vin=VDD，NMOS导通、PMOS截止。Vin=0，NMOS截止、PMOS导通。,56,2020/5/19,CMOS反相器的直流特性,CMOS反相器的重要特性电压摆幅等于电源电压；无比电路，晶体管尺寸可以最小；低输出阻抗高输入阻抗，不取任何直流电流电源线和地线之间没有电流，不消耗静态功耗,57,57,2020/5/19,CMOS反相器的直流特性,CMOS反相器的电压传输特性曲线,58,V,out,I,Dn,D,S,G,S,D,G,IDn,58,2020/5/19,CMOS反相器的直流特性,59,CMOS反相器的电压传输特性曲线,图解直流(静态)工作点：同一Vin下，|IDp|IDn，,Vout=HighorLow,59,2020/5/19,CMOS反相器的直流特性,60,CMOS反相器的电压传输特性曲线,NMOS饱和条件：VgsVTHN；VdVg-VTHN,PMOS饱和条件:VgsM2M3MN(theFETclosesttotheoutputisthesmallest),Canreducedelaybymorethan20%;decreasinggainsastechnologyshrinks,CMOS组合逻辑门的设计,静态CMOS设计,99,2020/5/19,100,FastComplexGates:DesignTechnique2,Transistorordering,In1,In2,In3,M1,M2,M3,In3,In2,In1,M1,M2,M3,criticalpath,criticalpath,charged,1,01,charged,charged,1,delaydeterminedbytimetodischargeCL,C1andC2,delaydeterminedbytimetodischargeCL,1,1,01,charged,discharged,discharged,CMOS组合逻辑门的设计,静态CMOS设计,100,2020/5/19,101,FastComplexGates:DesignTechnique3,Alternativelogicstructures,F=ABCDEFGH,CMOS组合逻辑门的设计,静态CMOS设计,101,2020/5/19,102,FastComplexGates:DesignTechnique4,Isolatingfan-infromfan-outusingbufferinsertion,CMOS组合逻辑门的设计,静态CMOS设计,102,2020/5/19,103,CMOSProperties,Fullrail-to-railswing;highnoisemarginsLogiclevelsnotdependentupontherelativedevicesizes;ratiolessAlwaysapathtoVddorGndinsteadystate;lowoutputimpedanceExtremelyhighinputresistance;nearlyzerosteady-stateinputcurrentNodirectpathsteadystatebetweenpowerandground;nostaticpowerdissipationPropagationdelayfunctionofloadcapacitanceandresistanceoftransistors,CMOS组合逻辑门的设计,静态CMOS设计,103,2020/5/19,CMOS版图与SPICE仿真,104,104,2020/5/19,105,CMOSProcess,105,2020/5/19,106,MOSFET：Metal-OxideSemiconductorField-EffectTransistorCMOS:互补MOSn型MOSFET：载流子为电子p型MOSFET：载流子为空穴,N阱：局部衬底,CMOSProcess,106,2020/5/19,107,CMOSProcess,107,2020/5/19,108,集成电路制作工艺,集成电路是以平面工艺为基础，经过多层加工形成的。目前集成电路绝大多数是在单晶衬底上制作的，即硅基集成电路，它的制作是以硅单晶片（晶片或晶圆）为单位进行的，一个硅片（wafer）包含很多的集成电路芯片（chip，die）,108,2020/5/19,109,晶体的生长,109,2020/5/19,110,直拉法拉晶机,110,2020/5/19,111,111,2020/5/19,112,112,2020/5/19,113,113,2020/5/19,114,晶片两面研磨,114,2020/5/19,115,115,2020/5/19,116,116,2020/5/19,117,117,2020/5/19,118,CMOS工艺流程与MOS电路版图举例,1.CMOS工艺流程1)简化N阱CMOS工艺演示flash2)清华工艺录像：N阱硅栅CMOS工艺流程3)双阱CMOS集成电路的工艺设计4)图解双阱硅栅CMOS制作流程2.典型N阱CMOS工艺的剖面图3.SimplifiedCMOSProcessFlow4.MOS电路版图举例,118,2020/5/19,119,1)简化N阱CMOS工艺演示,CMOS流程,119,2020/5/19,120,2.1集成电路加工的基本操作,120,2020/5/19,121,多层铜互连,121,2020/5/19,122,122,2020/5/19,123,1、形成某种材料的薄膜,为了制造分立器件和集成电路，可以采用多种不同的薄膜。这些薄膜可以归为五大类：（1）热氧化膜（2）电介质层（3）外延层（4）多晶硅（5）金属薄膜。形成薄膜的方法：化学汽相淀积（CVD）物理汽相淀积（PVD）热氧化法（高质量的二氧化硅）,2.1集成电路加工的基本操作,123,2020/5/19,124,124,2020/5/19,125,生长机理：硅与氧（干氧氧化）：Si(固体)O2(气体)SiO2(固体)水蒸气（湿氧氧化）：Si(固体)2H2O(气体)SiO2(固体)+2H2(气体)在氧化过程中硅与二氧化硅界面会向硅内移动。,硅的氧化,125,2020/5/19,126,126,2020/5/19,127,127,2020/5/19,128,2.1集成电路加工的基本操作,2、在各种薄膜材料上形成需要的图形,光刻和刻蚀：把设计好的集成电路版图上的图形复制到硅片上目前主要是光学光刻,128,2020/5/19,129,光刻十步法工艺：,129,2020/5/19,130,130,2020/5/19,131,刻蚀（etching）图形曝光是将图形转移到覆盖在半导体硅片表面的光刻胶上的过程。为了电路的生产，这些图形必须再转移到光刻胶下面组成器件的各薄层上。这种图形的转移是采用刻蚀工艺来完成的，即选择性的刻蚀掉该薄层上未被掩蔽的部分。,131,2020/5/19,132,湿法化学刻蚀和干法刻蚀：,不能精确控制刻蚀速率，很难实现精细图形。,132,2020/5/19,133,反应离子刻蚀（ReactionIonEtching，简称RIE刻蚀）,正胶和负胶的区别,133,2020/5/19,134,2.1集成电路加工的基本操作,3、掺杂通过掺杂可以在硅衬底上形成不同类型的半导体区域，构成各种器件结构。掺杂工艺的基本思想就是通过某种技术措施，将一定浓度的价元素，如硼，或价元素，如磷、砷等掺入半导体衬底。,掺杂：将需要的杂质掺入特定的半导体区域中，以达到改变半导体电学性质，形成PN结、电阻、欧姆接触磷(P)、砷(As)N型硅硼(B)P型硅掺杂工艺：扩散、离子注入,134,2020/5/19,135,2.2典型的CMOS结构和工艺,MOS晶体管的全称是金属-氧化物-半导体场效应晶体管（Metal-Oxide-SemiconductorFieldEffectTransistor,简称MOSFET），CMOS集成电路是利用NMOS和PMOS的互补性来改善电路性能的，因此叫做互补MOS集成电路。由于栅极通过二氧化硅绝缘层和其他区域隔离，MOS晶体管又叫做绝缘栅场效应晶体管。,135,2020/5/19,136,重要的结构参数：LWtoxxj注意：沟道长度应该是源、漏区和衬底形成的冶金结之间的距离，它和版图上设计的多晶硅的栅长LG是有差别。L=LG-2LDLD0.8xj,实际沟道宽度：W=WA-2WD,136,2020/5/19,137,MOSFET的面积随着栅长（最小特征尺寸）的减小而减小,137,2020/5/19,138,MOS晶体管的分类：按导电载流子的类型：n沟道MOS晶体管p沟道MOS晶体管按工作模式分：增强型MOS晶体管常截止器件耗尽型MOS晶体管常导通器件四种情况单极晶体管和双极晶体管的区别,138,2020/5/19,139,139,2020/5/19,140,140,2020/5/19,141,2.2.2n阱CMOS结构和工艺,选择无缺陷的晶向单晶硅片。硅界面态密度低，缺陷少，迁移率高，有利于提高器件性能。,*N-SUB接VDD！*P-SUB接地！,MOS管所有pn结必须反偏:,141,2020/5/19,142,2.2.3体硅CMOS中的闩锁效应,闩锁效应(Latch-Up)是CMOS集成电路存在一种寄生电路的效应，它会导致VDD和VSS短路，使得晶片损毁。这种效应是早期CMOS技术不能被接受的重要原因之一。在制造技术发展和充分了解电路设计技巧之后，这种效应已经可以被控制了。在CMOS晶片中，在电源VDD和地线GND之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路，它的存在会使VDD和GND之间产生大电流，从而破坏芯片或者引起系统错误。,142,2020/5/19,143,CMOS电路中的寄生PNPN效应,1.VoutVDD，Q3导通，Q2有基极电流，并在RS上有压降，Q2发射结正偏，Q2导通，有电流流过RW，使Q1的基极电压小于VDD，Q1导通，Q2的基极X电压更大，Q1的基极电压更小，则Q1和Q2循环放大，电流增大。并使VDD和地之间的电压为（Von+VCES），成为闩锁效应。2.VoutVTN，N1导通，N2截止3、VinVTNVxV，N1和N2都导通。在N2导通前，输出保持高电平，使N3导通。N1和N3的分压比决定了Vx。此时N1和N3都处在饱和区，因此有可以算出,若VDD5V，VTN0.8V，Kr1，则有V2.9V。,314,2020/5/19,类似地可以推导出输出从高电平向低电平变化对应的反向阈值电平,若VDD5V，VTP-0.8V，Kr1，则有V2.1V。,对CMOS施密特触发器，输入高电平和输入低电平的最大噪声容限为,因此，施密特触发器比常规CMOS反相器的噪声容限增大。,315,2020/5/19,施密特触发器的2个逻辑阈值的差叫做它的回滞电压VH，即。回滞电压越大施密特触发器的噪声容限越大。利用回滞电压可以有效抑制输入噪声。,316,2020/5/19,6.2输出缓冲器,在驱动很大的负载电容时，需要一个设计合理的输出缓冲器，缓冲器要能提供所需的驱动电流，同时又要使缓冲器的总延迟时间最小。一般采用多级反相器构成的反相器链做输出缓冲器。使反相器链逐级增大相同的比例，这样每级反相器有近似相同的延迟时间，对减小缓冲器的总延迟时间有利。可以提高工作速度。,317,2020/5/19,318,2020/5/19,考虑一个逐渐增大S倍的反相器链，如果忽略连线寄生电容和各个节点的pn结电容，则图中的，。这里把CL看作依次增大尺寸的第N1级反相器的输入电容，因此有如果一个反相器驱动和它相同的反相器的延迟时间为tp0，则上述反相器链中每级的延迟时间均为Stp0，总延迟，而，所以,319,2020/5/19,可以找到一个合适的N值，使输出缓冲器总的延迟时间tp最小。可以得到，则优化的比例因子。上述设计规则仅仅是从速度优化考虑。在驱动很大的负载电容时，为了减小延迟时间，缓冲器的反相器级数较多，这将增大面积和功耗。很多情况下对最终输出级的上升、下降时间有一定的要求。应根据给定的时间要求和实际负载电容，设计出最终输出级反相器的尺寸，再综合考虑速度、面积和功耗等因素设计缓冲器的前几级电路。,320,2020/5/19,例：设计一个输出缓冲器驱动10pF负载电容，要求最终输出级的上升、下降时间是1ns，采用0.25um工艺。,321,2020/5/19,三种缓冲器的性能比较,322,2020/5/19,从以上例子看出，为了驱动很大的负载电容，输出级MOS管必须有很大的宽长比，达到几百甚至上千。对于宽长比很大的MOS管应采用梳状结构或叫叉指状结构。一方面可以减小管子占的面积，另一方面可以减小多晶硅线的RC延迟时间。,323,2020/5/19,为了说明输出级MOS管结构对电路性能的影响，模拟了两级反相器构成的驱动器。前置级反相器是相同的尺寸和结构；最后一级反相器中MOS管有三种结构：宽度为W的MOS管，4个宽度为W/4的MOS管并联，以及8个宽度为W/8的MOS管并联。,324,2020/5/19,6.3EDS保护电路,静电释放（ElectroStaticDischarge，简称ESD）问题是MOS集成电路设计中必须考虑的一个可靠性问题。据统计大约40%的失效电路是ESD问题造成的。MOS晶体管是绝缘栅器件，栅极通过薄氧化层和其它电极之间绝缘。如果栅氧化层上有很大的电压，会造成氧化层击穿，使器件永久破坏。随着器件尺寸减小，栅氧化层不断减薄，氧化层能承受的电压也不断下降。如果栅氧化层厚度是50nm，则可承受的最大电压约50V，当栅氧化层厚度减小到5nm，则所能承受的最大电压只有5V左右。因此，外界的噪声电压很容易引起栅击穿。特别是外界各种杂散电荷会在栅极上积累，由于MOS晶体管的栅电容很小，只要很少量的电荷就能形成很大等效栅压，引起器件和电路失效，这就是ESD问题。,325,2020/5/19,MOS器件栅击穿闩锁效应静电释放产生的瞬时大电流可能造成芯片局部发热，损害器件和电路,ESD对CMOS集成电路的损伤,326,2020/5/19,在集成电路中和外界相连的输入、输出端比内部器件更容易受到ESD损伤。一般电路的输入或输出端的ESD应力有4种模式：某一个输入（或输出）端对地的正脉冲电压（PS）或负脉冲电压（NS）；某一个输入或输出端相对VDD端的正脉冲电压（PD）或负脉冲电压（ND）。图6.3-1说明了这4种ESD应力模式。防止集成电路芯片输入、输出端受到ESD应力损伤的方法是在芯片的输入和输出端增加ESD保护电路。保护电路的作用主要是两方面：一是提供ESD电流的释放通路；二是电压钳位，防止过大的电压加到MOS器件上。,327,2020/5/19,328,2020/5/19,ESD应力电压也可能加到电路的任意两个管脚之间，或者加到电源和地的管脚之间。这种情况下尽管有输入、输出保护电路，仍可能引起ESD电流流过内部电路，造成内部电路损伤。下图说明了电源和地管脚之间的正脉冲电压引起的ESD电流流经内部电路的情况。对缩小到深亚微米尺寸的电路，这种ESD应力更容易对电路造成损害。因此还应在电源和地之间增加ESD保护电路。,329,2020/5/19,330,2020/5/19,输入端ESD保护,对CMOS集成电路连接到压点的输入端常采用双二极管保护电路。,331,2020/5/19,二极管D1是和PMOS源、漏区同时形成，是pn结构，二极管D2是和NMOS源、漏区同时形成的，是np结构。当压点相对地出现负脉冲应力，则二极管D2导通，导通的二极管和电阻形成了ESD电流的泄放通路。当压点相对地出现正脉冲应力，使二极管D2击穿，只要二极管D2击穿电压低于栅氧化层的击穿电压，就可以起到保护作用。类似地，当压点相对电源出现正脉冲或负脉冲应力，二极管D1起保护作用，提供静电荷的泄放通路。这两个二极管把加到输入级MOS管栅极的电压钳制在,332,2020/5/19,电阻的作用是限制流过二极管的电流。由于ESD应力电压都是短暂的脉冲信号，只要电流不是非常大，二极管不会被烧坏，可以持续起保护作用。对深亚微米CMOS集成电路，栅氧化层的击穿电压很小，常规二极管的击穿电压较大，不能起到很好的保护作用。因此可以增加离子注入提高二极管衬底浓度，来降低二极管的击穿电压。也可以用场区MOS管作输入保护。场区MOS管是用厚的场氧化层地栅绝缘层，因此有较大的开启电压，正常工作电压下不会导通，当输入端有较大的正脉冲电压时场区MOS管导通，使ESD电流旁路。,333,2020/5/19,在CMOSVLSI中还可以用一个栅接地的NMOS管和一个栅接电源的PMOS管共同构成输入保护电路，如图所示。由于保护电路的MOS管尺寸较大，其源漏区pn结又可以起到二极管保护作用，保护电路MOS管的宽长比（W/L）一般在200以上。,334,2020/5/19,ESD保护电路要占用较大的面积。随着集成度的提高，电路的I/O管脚数越来越多。对于缩小到130nm特征尺寸的CMOS集成电路芯片，I/O管脚数目将超过1000个。如何减小ESD保护电路的面积也是集成电路设计面临的一个新的挑战。另一方面，对130nmCMOS工艺，内部电路的栅氧化层厚度已缩小到2nm以下，必须有低钳位电压的保护电路。为了减小ESD保护电路的面积，又要保证ESD保护电路有足够大的静电释放能力，采用双极晶体管实现保护电路是一种很好的途径。但是双极晶体管比MOS晶体管结构复杂，若采用BiCMOS工艺技术将增加制作成本。对深亚微米CMOS集成电路，采用和CMOS工艺兼容的垂直双极晶体管（VerticalBIPolar,简称V-BIP）可以实现低成本、小面积，高驱动电流和低钳位电压的ESD保护电路。,335,2020/5/19,336,2020/5/19,这种ESD保护电路由二极管D1触发。当输入端出现过高电压（如69V）时，二极管被击穿，有电流流过电阻R，使V-BIP发射结正偏，双极晶体管导通为ESD提供了很大的放电电流。70um发射区长度的V-BIP可以提供1.8A电流。在人体模型实验中检测，50um发射区长度的V-BIP可以承受+2500V/5750V静电压，相当于+50V/um的HBM保护，已经远远超过了ITRS99发展规划对130nm技术提出的10.5V/um的ESD保护要求。,337,2020/5/19,输出端ESD保护,由于集成电路的脱片输出级都是尺寸很大的MOS管构成的反相器，这些MOS管的漏区和衬底形成的pn结就相当于一个大面积的二极管，可以起到ESD保护作用。因此，一般输出级不用增加ESD保护器件。对芯片的输出级MOS管尺寸不够大或者对可靠性要求很高的情况，也要在输出端增加保护二极管。,338,2020/5/19,电源的ESD保护,为了防止ESD应力引起电源电压过冲，造成内部电路的MOS管损伤，可以在电源和地总线之间放置一个栅接地的NMOS管，如图所示。,339,2020/5/19,要使栅接地NMOS管有很好的保护作用，必须使它能为静电释放提供足够大的电流，这将增加保护器件的面积。另外栅接地NMOS管的钳位电压也比较高，如果内部电路的器件尺寸很小，可能在栅接地NMOS管击穿之前内部器件已被损坏。为了使保护电路对ESD电压更灵敏，并能有较大的静电释放电流，发展了一种适合于亚微米CMOSVLSI的全片电源对地的ESD保护电路。如图6.3-8所示。,340,2020/5/19,341,2020/5/19,一旦出现ESD应力引起电源电压过冲，就使达到一个正电压使钳位NMOS管导通。由于钳位NMOS管是靠栅压导通，而不是漏击穿导通因此可以实现较低的钳位电压。这个电路设计的目的是使得电路受到ESD冲击时，ESD保护电路发生作用，保护内部电路。设计的关键是选择一个适当的RC常数。,342,2020/5/19,ESD脉冲的上升时间约10ns，保护电路中的RC时间常数设计在0.11us。当在电源线和地线之间出现ESD应力电压，ESD电压将对电容C充电，使Vx上升。但是由于RC时间常数大，Vx上升比电源线的电位上升慢很多，因此使Mp导通。ESD电压通过Mp达到Vg，使钳位NMOS管导通，提供了ESD电流通路，并限制了到之间的电压，从而有效保护了内部电路。通过调节RC常数，使钳位NMOS管的导通时间在200ns左右，可满足HBM模型ESD应力的放电要求。,343,2020/5/19,在正常工作条件下，电源电压加到电路电源线上的时间在ms数量级，因此ESD保护电路中的Vx可以跟上VDD的上升，从而保持Mp截止，使Mn导通，Vg被下拉到0V，保证钳位NMOS管截止，不影响电路正常工作。,在VLSI芯片中电源和地总线常常环绕在芯片四周。很长的电源线和地线有较大的寄生电阻和寄生电容，会引起ESD放电时间的延迟，这将造成远离ESD保护电路的器件更容易受到ESD损伤。为了更好地实现全芯片ESD保护，可以在芯片四边各放置一个电源对地的ESD钳位保护电路。图6.3-9说明了这种全芯片ESD保护结构。每个输入端用双二极管保护，输出端用缓冲器输出级的大尺寸MOS管的漏pn结保护，芯片四边VDD和VSS总线之间各设置一个图6.3-8所示的保护电路,344,2020/5/19,345,2020/5/19,三态输出和双向缓冲器,为了使总线和所有接到总线上的电路都能正常工作，各个电路必须按照一定的时序向总线传送信号。这就要求电路的输出有三态控制，使电路可以有三种输出状态，即：输出高电平状态有电流流出；输出低电平状态有电流流入；高阻态既不能有电流流出，也不能有电流流入。,346,2020/5/19,为了实现三态输出，可以用一个输出使能信号E控制电路的输出级，当E=1时，允许电路正常输出高电平或输出低电平；当E=0时，使输出级处于高阻态，不会影响其他电路传送输出信号。下图给出了三态输出缓冲器的逻辑符号。,347,2020/5/19,对于CMOS电路实现三态输出有很多方式，最简单的办法是在正常输出级反相器中串联一对用控制的PMOS管和E控制的NMOS管，也可以用输出使能信号控制一个CMOS传输门向外传送数据，如图所示。这两种电路虽然比较简单，但是输出驱动能力太差，因为上拉和下拉通路都要经过两个管子串联。,348,2020/5/19,为了有较强的输出驱动能力，又实现三态输出控制，可以用逻辑门控制输出级反相器，下图是CMOSIC中常用的三态输出电路。,349,2020/5/19,在VLSI芯片中，如果每个电路输出都加三态控制，将增加很多面积。在VLSI芯片中可以对总线进行控制，而不要求每个接到总线上的电路都有三态输出。为了提高整个系统的工作速度，总线一般采用预充电的工作方式，只有当某一个功能电路向总线传送低电平时总线才放电到低电平，否则总线一直保持高电平。,350,2020/5/19,为了减少VLSI的封装管脚，在VLSI芯片中常常将输入和输出信号公用一个压点，在这种情况下需要双向缓冲器作为公用的输入和输出缓冲器（I/Obuffer），并作为片内和片外信号之间的接口。,E=1时电路可以输出信号，压点作为输出使用；当E=0时，输出级Mn和Mp都截止，电路处于高阻态，不能向外传信号，此时压点作为输入端使用。,351,2020/5/19,简述影响CMOS逻辑电路功耗的因素。,随堂测试题,352,2020/5/19,答：（1）影响动态功耗的主要因素减小动态功耗的最有效措施是降低电源电压，因为它使动态功耗平方率下降；减小负载电容是降低动态功耗的重要途径；动态逻辑电路的开关活动因子（2）影响短路功耗的主要因素开关过程中的短路功耗与输入信号的上升、下降时间密切相关，而且与输出波形的上升边和下降边也有关系。短路功耗还与电源电压和器件的阈值电压有关。（3）影响静态功耗的主要因素静态功耗主要是由各种泄漏电流引起，其中MOS管的亚阈值电流有很大影响。,353,2020/5/19,第七章MOS存储器,MOS存储器的分类存储器的总体结构存储器的单元结构DRAM单元结构和工作原理SRAM单元结构和工作原理ROM单元结构和工作原理FeRAM和MRAM单元结构和工作原理,354,2020/5/19,71MOS存储器的分类,MOS存储器主要分为两大类：随机存取存储器（RandomAccessMemory，简称RAM）只读存储器（ReadOnlyMemory，简称ROM）随机存取存储器又叫做挥发性存储器，因为一断电它的存储内容就不存在了。只读存储器又叫做不挥发性存储器，它的存储内容可以长期保持，至少保持10年以上。,355,2020/5/19,RAM的分类,RAM又分为动态随机存取存储器（DynamicRandomAccessMemory，简称DRAM）和静态随机存取存储器（StaticRandomAccessMemory，简称SRAM）。DRAM是靠电容存储信息，因此信息保持时间短暂，为防止存储信息丢失，必须定期刷新。DRAM的优点是单元电路简单，面积小，因而有利于提高集成密度。由于DRAM集成度高、功耗低，适合于计算机的内存。SRAM采用静态存储方式，靠双稳态电路存储信息，信息存储可靠，只要不断电存储信息就不会丢失。SRAM单元电路复杂，占用面积大，因此集成度不如DRAM高。由于SRAM工作速度快，常用来作高速缓冲存储器（cache）。,356,2020/5/19,ROM的分类,一类是掩模编程的只读存储器，它是真正意义的只读存储器，因为它的存储信息是由制作时的某一块掩模版确定，产品生产出来存储内容就不能再改变。这类ROM产品适合于存储固定程序、常数、字符等固定内容。另一类是基于熔丝或反熔丝的可编程只读存储器。它的存储内容由用户编程确定，一般只能编程一次，因此也相当于是固定内容的只读存储器，但是比MaskROM在应用上有一定灵活性。第三类是可擦除的可编程只读存储器。UVEPROME2PROMFlashMemory单元面积小、集成度高、擦写速度快,357,2020/5/19,不挥发性随机存取存储器,近些年来利用铁电材料和磁性材料制作不挥发性随机存取存储器(FeRAM和MRAM)受到越来越多的关注。FeRAM和MRAM具有DRAM高密度和RAM随机读/写的特点，而且有不挥发性，信息保持时间长，耐久性好，并且具有功耗小、工作电压低、读写速度快以及抗辐射、抗干扰等一系列的优点，被认为是未来存储器技术领域特别是非挥发性存储器领域非常有发展前途的器件。,358,2020/5/19,MOS存储器的分类,MOS存储器,不挥发性只读存储器,挥发性随机存取存储器,不挥发随机存取存储器,DRAM,SRAM,MaskROM,PROM,EPROM,EEPROM,Flash,FeRAM,MRAM,359,2020/5/19,7.2存储器的总体结构,存储单元阵列、译码器、I/O缓冲器、时钟和控制电路,360,2020/5/19,1.存储单元阵列,存储单元阵列构成存储器的核心。每个存储单元可以存储1位二进制信息。存储器的集成度就是指存储单元的数量，也就是存储器的容量。一般存储单元都排成方阵。例如一个4KB的存储器有4096个存储单元，这些单元可以排成64行64列的方阵。存储器容量一般都是4倍数的增长。一字多位存储方式，1K4b可以存储1024个字，每个字有4位，因此总的存储容量仍然是4096,361,2020/5/19,2.译码器,要对存储器的某个存储单元进行读/写操作，必须通过译码器选中要操作的单元。存储器中的译码器的作用就是对单元进行选择。对大容量存储器一般都是二维译码，通过行译码器选择行，再通过列译码器进行列选择，选中的行和列交叉处的单元就是选中的单元。例如上面提到的4Kb（每字一位）存储器有64行，每行64个单元。行译码器就是一个6-64二进制译码器。,362,2020/5/19,如果是一字多位的存储器，若存储N个字，根据N=2n，则总共需要n个地址。再根据单元的排列确定行地址和列地址的数目。例如1K4b的存储器，单元仍是排成64行、64列。1024个字总共需要10个地址，6个行地址和4个列地址。,363,2020/5/19,一般译码器是通过一系列与非门或者或非门实现。如果存储容量很大，地址码很多，则每个与非门或者或非门的扇入系数就很大，这将严重影响电路性能。因此在大容量存储器中常采用多级译码和层次化译码。例如一个1Mb存储器，单元排成1024行1024列。行译码需要1024个10输入的与非门，这样不仅使译码器占用很大面积，而且每个与非门中有10个MOS管串联，将严重影响电路性能。如果采用两级译码，可以简化线路，改善性能。第一级用5个输入与非门把10个行地址分成5组译码，得到的输出再组合送入1024个五输入与非门译码。这样使译码器总共需要的MOS管数目几乎减少一半(书P248八输入与非门的原理)。,364,2020/5/19,365,2020/5/19,由于行译码器要驱动很长的字线和字线上所有单元中的门管，因此负载很重，延迟时间较长，而且随着单元数量增加功耗增大。为了提高速度、降低功耗，可以采用字线分割和层次化译码结构，如图7.2-4所示。把一条长字线上的单元分成几组，如一行1024个单元分成4组，每组256个单元由一段子字线控制。还可以再增加层次，把256个单元的子字线再分成4段，每段局部字线只带64个单元。这样每次激活的单元数目极大减少，从而改善了存储器的性能。,366,2020/5/19,367,2020/5/19,3.输入/输出缓冲器,输入/输出缓冲器包括地址缓冲器和数据缓冲器，它们作为存储器与外部交换信息的接口电路。地址缓冲器除了有输入信号缓冲的作用，还要产生地址信号的正、反码，送入译码器。另外地址缓冲器的输出要有足够大的驱动能力，带动译码器中的多个逻辑门。例如用6位地址控制行译码器的64个与非门，则每个地址缓冲器的正、反码输出要分别接到32个与非门的输入。如果译码器中的与非门采用常规静态CMOS电路，则要驱动64个MOS管的栅电容。因此，为了节省译码器占用的面积同时减轻地址缓冲器的负载，一般都采用动态或类NMOS电路形式的译码器。,368,2020/5/19,随着存储容量增大，地址码的数目加，需要的封装管脚数也相应增加。为了降低封装成本，大容量存储器中都采用分时送址的方式，使行地址码与列地址码公用管脚。用RAS控制行地址，用CAS控制列地址，一般先送行地址，再送列地址。在这种情况下，要求地址缓冲器要有地址锁存的功能，使外部送入的地址在整个读/写周期内都起作用。,369,2020/5/19,电路的第一级是输入采样，在时钟信号CAB的控制下接收外部送入的地址信号，CAB是由RAS或CAS控制产生的内部时钟信号。地址信号送入后经过一级反相器作缓冲送入双稳态电路构成的锁存器，保持地址信号不变直到新的地址码送入。最后一级反相器起到输出驱动作用。如果负载很大，还可以用多级反相器作驱动。,370,2020/5/19,在SRAM中每个单元接一对互补的位线BL和BL，因此数据输入缓冲器不仅有输入缓冲的作用，还要把单端输入信号Din变成双端信号Din和Din，经过内部I/O总线和列译码器送到选中的一对位线上。,数据从位线输出后先经过放大器把位线传出的微弱信号放大，再经过输出缓冲器提高输出驱动能力，三态功能。,371,2020/5/19,4.时钟和控制电路,存储器各部分的工作要按照一定的时序进行，因此要有一系列内部时钟信号控制各部分电路。内部时钟信号是由外部送入的几个主要控制时钟产生的，如存储器的读或写操作控制信号。还有一般要用多个存储器芯片构成一个存储体，因此每个存储器芯片要受片选信号控制。,对大容量存储器用和控制行地址和列地址分时送入。由于行地址缓冲器和行译码器的负载大，延迟时间长，因此要先送入行地址，再送入列地址。,372,2020/5/19,在存储器芯片中单元阵列一般放在中间，占据大部分芯片面积，而其它电路则放在单元阵列周围，因此除单元阵列以外的电路统称为外围电路。,373,2020/5/19,7.3存储器的单元结构,DRAM单元结构和工作原理SRAM单元结构和工作原理ROM单元结构和工作原理FeRAM和MRAM单元结构和工作原理,374,2020/5/19,DRAM单元结构和工作原理,最早的DRAM单元是4管单元，以后发展到3管单元。Intel做出的第1块1024位DRAMIntel1103就是采用3管单元。1968年Dennard提出了单管单元结构，仅用一个MOS管和一个电容（1T1C）构成一个存储单元，从而使DRAM单元有了一个突破性变革。如图7.3-1所示。,375,2020/5/19,DRAM单元结构和工作原理,MOS管是对单元进行操作的控制开关，叫做门管或选择管。门管的栅极接字线（WL）受行译码器控制，漏极接位线（BL）。用来存储信息的电容实际由两部分组成：氧化层电容和pn结电容。电容的上极板（P）是金属或多晶硅，接固定电压，一般接VDD，使极板下面的硅表面形成反型层。用反型层作为存储电容的下极板，和门管的源区相连，如图中的S点，这就是存储节点。存储电容的大小可由下式计算。,其中A是存储电容的面积，Cox是单位面积氧化层电容，Cj是单位面积pn结电容，由于Cox远大于Cj，因此存储电容主要是氧化层电容。,376,2020/5/19,DRAM单元结构和工作原理,对于所有未选中的单元，其字线是低电平，门管截止，使单元存储电容和外界隔离，靠电容保持原来的信息。各种泄漏电流会使电容存储的电荷丢失，因此DRAM单元存储的高电平只能保持很短的时间。存储结点的高电平下降20%就认为存储信息丢失。DRAM单元的保持时间为,其中VOH是单元存“1”时的高电平，Ileak是总的泄漏电流。显然增大存储电容的容量，减少泄漏电流可以使得保持时间更长。,377,2020/5/19,DRAM单元结构和工作原理,当需要对某个单元写入信息时，使单元连接的字线为高电平，从而使单元门管导通，使存储电容和位线连通。如果要写入“1”，则位线是高电平VDD，通过门管向存储电容充电，使S点达到高电平。若字线高电平也是VDD，则存储结点的高电平是VDD-Vtn。如果要写入“0”，则位线是低电平0，通过门管对存储电容放电。因为NMOS管传输低电平没有损失，因此单元存储的低电平是0。如果要读取某个单元的信息，也要选中单元连接的字线。读操作需要先对位线预充电，一般位线预充到参考电平,378,2020/5/19,由于位线存在一定的寄生电容CB，因此读出过程实际是存储电容和位线电容电荷分享的过程，如图所示。若单元存“0”，则读出后位线和单元的信号变为,若单元存“1”，则读出后位线和单元的信号变为,379,2020/5/19,一般Cb比Cs大十几倍，因此读出的信号非常微弱。为了反映DRAM单元读出特征，引入单元电荷传输效率由于位线电容比存储电容大很多，因此电荷传输效率远小于1。DRAM单元具有结构简单、面积小、有利于提高集成度的优点。但是也存在两个严重问题，一是存储信息不能长期保持，会由于泄漏电流而丢失。二是单元读出信号微弱，而且读出后单元原来存储的信号也被改变，也就是破坏性读出。,380,2020/5/19,解决第一个问题，采用定期刷新的办法，按照单元信息保持时间安排对所有单元刷新，就是在存储信息丢失前，使单元的存储信息得到恢复。解决第二个问题的方法是设置灵敏/再生放大器，S/R可以放置在位线中间，如下图所示。读操作时，S/R一侧的位线有一个单元选中，如选中Wi连接的单元，使位线电平发生变化。而S/R另一侧位线没有单元选中保持预充的参考电平Vr，因而使S/R得到一个差分信号。,381,2020/5/19,读“1”时，读“0”时，这个微小信号差被S/R放大，若读“1”则放大后BL为高电平，若读“0”则相反。然后再通过门管把合格的高（