SOI工艺技术ppt课件

SOI器件和电路制造工艺,1,主要内容,集成电路制备工艺SOI的挑战与机遇SOI器件和电路制备技术几种新型SOI电路制备技术,2,集成电路设计与制造的主要流程框架,3,制造业,芯片制造过程,AA,4,集成电路芯片的显微照片,5,集成电路的内部单元(俯视图),6,N沟道MOS晶体管,7,CMOS集成电路(互补型MOS集成电路)：目前应用最为广泛的一种集成电路，约占集成电路总数的95%以上。,8,集成电路制造工艺,前工序后工序辅助工序,9,前工序：集成电路制造工序,图形转换：将设计在掩膜版(类似于照相底片)上的图形转移到半导体单晶片上掺杂：根据设计的需要，将各种杂质掺杂在需要的位置上，形成晶体管、接触等制膜：制作各种材料的薄膜,10,图形转换：光刻：接触光刻、接近光刻、投影光刻、电子束光刻刻蚀：干法刻蚀、湿法刻蚀掺杂：离子注入退火扩散制膜：氧化：干氧氧化、湿氧氧化等CVD：APCVD、LPCVD、PECVDPVD：蒸发、溅射,前工序：集成电路制造工序,11,后工序,划片封装测试老化筛选,12,辅助工序,超净厂房技术超纯水、高纯气体制备技术光刻掩膜版制备技术材料准备技术,13,隔离技术,PN结隔离场区隔离绝缘介质隔离沟槽隔离,14,15,LOCOS隔离工艺,16,沟槽隔离工艺,17,接触与互连,Al是目前集成电路工艺中最常用的金属互连材料但Al连线也存在一些比较严重的问题电迁移严重、电阻率偏高、浅结穿透等Cu连线工艺有望从根本上解决该问题IBM、Motorola等已经开发成功目前，互连线已经占到芯片总面积的7080%；且连线的宽度越来越窄，电流密度迅速增加,18,SOI挑战与机遇,19,1947年12月Schockley等三人发明晶体管，1956年获得诺贝尔奖,晶体管和集成电路的发明拉开了人类信息时代的序幕,1958年Kilby发明第一块集成电路，2000年获诺贝尔物理学奖,20,微处理器的性能,100G10GGiga100M10MMegaKilo,19701980199020002010,导入期,MooresLaw,成熟期,21,22,器件尺寸缩小带来一系列问题,体硅CMOS电路寄生可控硅闩锁效应软失效效应器件尺寸的缩小各种多维及非线性效应：表面能级量子化效应、隧穿效应、短沟道效应、窄沟道效应、漏感应势垒降低效应、热载流子效应、亚阈值电导效应、速度饱和效应、速度过冲效应严重影响了器件性能器件隔离区所占芯片面积相对增大寄生电容增加影响了集成度及速度的提高,23,克服上述效应，采取的措施,工艺技术槽隔离技术电子束刻蚀硅化物中间禁带栅电极降低电源电压在体硅CMOS集成电路中，由于体效应的作用，降低电源电压会使结电容增加和驱动电流减小，导致电路速度迅速下降急需开发新型硅材料及探索新型高性能器件和电路结构，充分发挥硅集成技术的潜力：SOI是最佳选择之一,24,SOI技术的特点,25,SOI技术,SOI：Silicon-On-Insulator绝缘衬底上的硅,Si,Si,SiO2,26,27,SOI技术的特点,速度高：迁移率高：器件纵向电场小，且反型层较厚，表面散射作用降低跨导大寄生电容小：寄生电容主要来自隐埋二氧化硅层电容，远小于体硅MOSFET中的电容，不随器件按比例缩小而改变，SOI的结电容和连线电容都很小,28,29,SOI技术的特点,功耗低：静态功耗：Ps=ILVdd动态功耗：PA=CfVdd2集成密度高：SOI电路采用介质隔离，它不需要体硅CMOS电路的场氧化及井等结构，器件最小间隔仅仅取决于光刻和刻蚀技术的限制，集成密度大幅度提高,30,SOI技术的特点,抗辐照特性好：SOI技术采用全介质隔离结构，彻底消除体硅CMOS电路的Latch-up效应具有极小的结面积具有非常好的抗软失效、瞬时辐照和单粒子(粒子)翻转能力,31,载能粒子射入体硅和SOI器件的情况,32,SOI技术的特点,成本低：SOI技术除原始材料比体硅材料价格高之外，其它成本均少于体硅CMOS/SOI电路的制造工艺比典型体硅工艺至少少用三块掩膜版，减少1320的工序使相同电路的芯片面积可降低1.8倍，浪费面积减少30以上美国SEMATECH的研究人员预测CMOS/SOI电路的性能价格比是相应体硅电路的2.6倍,33,SOI技术的特点,特别适合于小尺寸器件：短沟道效应较小不存在体硅CMOS电路的金属穿通问题，自然形成浅结泄漏电流较小亚阈值曲线陡直,34,漏电相同时薄膜SOI与体硅器件的亚阈值特性,35,SOI技术的特点,特别适合于低压低功耗电路：在体硅CMOS集成电路中，由于体效应的作用，降低电源电压会使结电容增加和驱动电流减小，导致电路速度迅速下降对于薄膜全耗尽CMOS/SOI集成电路，这两个效应都很小，低压全耗尽CMOS/SOI电路与相应体硅电路相比具有更高的速度和更小的功耗,36,SOI器件与体硅器件的饱和漏电流之比与电源电压的关系,37,SOI技术的特点,SOI结构有效克服了体硅技术的不足，充分发挥了硅集成技术的潜力Bell实验室的H.J.Leamy将这种接近理想的器件称为是下一代高速CMOS技术美国SEMATECH公司的P.K.Vasudev也预言，SOI技术将成为亚100纳米硅集成技术的主流工艺应用领域：高性能ULSI、VHSI、高压、高温、抗辐照、低压低功耗及三维集成,38,SOI技术的挑战和机遇,39,SOI技术挑战和机遇,SOI材料是SOI技术的基础SOI技术发展有赖于SOI材料的不断进步，材料是SOI技术发展的主要障碍SOS、激光再结晶、ZMR、多孔硅氧化这个障碍目前正被逐渐清除SOI材料制备的两个主流技术SIMOX和BOUNDEDSOI最近都有了重大进展,40,SOI技术挑战和机遇,SIMOX材料：最新趋势是采用较小的氧注入剂量显著改善顶部硅层的质量降低SIMOX材料的成本低注入剂量(41017/cm2)的埋氧厚度薄：8001000退火温度高于1300，制备大面积(300mm)SIMOX材料困难,41,SOI技术挑战和机遇,键合(Bonded)技术：硅膜质量高埋氧厚度和硅膜厚度可以随意调整适合于功率器件及MEMS技术硅膜减薄一直是制约该技术发展的重要障碍键合要用两片体硅片制成一片SOI衬底，成本至少是体硅的两倍,42,SOI技术挑战和机遇,Smart-Cut技术是一种智能剥离技术将离子注入技术和硅片键合技术结合在一起解决了键合SOI中硅膜减薄问题，可以获得均匀性很好的顶层硅膜硅膜质量接近体硅。剥离后的硅片可以作为下次键合的衬底，降低成本,43,SOI技术挑战和机遇,SOI材料质量近几年有了惊人进步生产能力和成本成为关键问题Smart-Cut技术和低剂量SIMOX技术是两个最有竞争力的技术SOI将成为继硅外延片之后的下一代硅材料,44,智能剥离SOI工艺流程图(SMARTCUTSOI),45,SOI技术挑战和机遇,浮体效应是影响SOI技术广泛应用的另一原因对SOI器件的浮体效应没有一个清楚的认识如何克服浮体效应导致的阈值电压浮动、记忆效应、迟滞效应等对实际电路的影响，还不很清楚浮体效应可以导致数字电路的逻辑失真和功耗的增大,46,SOI技术挑战和机遇,抑制浮体效应Ar注入增加体/源结漏电LBBC结构在源区开一个P区通道肖特基体接触技术场屏蔽隔离技术这些技术都存在各种各样的自身缺陷，不能被广泛接受,47,SOI技术挑战和机遇,全耗尽SOIMOSFET可以抑制浮体效应，并有良好的亚阈特性和短沟效应控制超薄FDSOIMOSFET的阈值电压比较困难阈值电压与硅膜厚度的关系极为敏感较大的寄生源漏电阻等,48,SOI技术挑战和机遇,SOI器件与电路的EDA技术发展缓慢，已经成为影响SOI技术广泛应用的一个重要原因体硅的EDA工具已经非常完善SOI的EDA工具相对滞后：SOI器件是一个五端器件，建立SOI器件、电路模型要比体硅器件复杂得多,49,SOI技术挑战和机遇,体硅技术迅速发展和巨大成功抑制了人们投入SOI技术研究的热情工业界不愿花时间和金钱在SOI工艺的优化上，使SOI技术的优越性不能得以充分发挥现在形势正在发生微妙变化，手提电脑、手提电话迅速兴起，促发了人们对低压、低功耗及超高速电路的需求，体硅CMOS电路在这些方面有难以逾越的障碍SOI技术发展的新机遇,50,SOI技术挑战和机遇,器件尺寸缩小，改善了ULSI的性能：速度、集成度、成本等，也带来了很多问题一类是灾难性的，影响器件功能及可靠性，其中最突出的是热载流子效应一类是造成动态节点的软失效，在DRAM中这个问题尤为重要降低电源电压已成为解决以上问题的主要措施,51,SOI技术挑战和机遇,影响降低电源电压的因素体效应寄生结电容当电源电压降低时，会使电路驱动电流减小、泄漏电流增加，引起电路的速度下降和功耗增加SOI是最佳选择,52,SOI技术挑战和机遇,存储器：1993年Motorola首先利用0.5微米工艺研制出电源电压小于2V的1KSRAMIBM公司制成在1V电压下工作的512KSRAM，1997年，IBM又发布了利用0.25微米CMOS工艺加工的FDSOI1M/4MSRAM，其电源电压仅为1.25V韩国三星生产了电源电压为1V的0.5微米DRAM，同年，16MSOIDRAM也面世了,53,SOI技术挑战和机遇,CPU：功耗与速度的矛盾突出IBM公司报道了采用0.13mSOI工艺研制的微处理器电路的功耗比相应体硅电路低1/3，速度增加35，性能提高2030，而成本仅增加10AMD已经全面生产低压SOICPU,54,SOI器件与电路制备技术,55,SOI(Silicon-On-Insulator:（绝缘衬底上的硅)技术,56,SOI器件与电路制备技术,体硅器件与SOI电路制备工艺的比较SOI电路制备工艺简单制作阱的工艺场区的工艺没有金属Al穿刺问题隔离技术100绝缘介质隔离LOCOS隔离硅岛隔离氧化台面隔离,57,SOI器件与电路制备技术,抑制边缘寄生效应环形栅器件边缘注入抑制背沟道晶体管效应背沟道注入抑制衬底浮置效应衬底接地硅化物工艺防止将硅膜耗尽,58,几种新型的SOI器件和电路制备工艺,59,Tpd=37ps,栅长为90纳米的栅图形照片,凹陷沟道SOI器件,60,新型SOI栅控混合管(GCHT),61,MILC平面双栅器件,平面双栅是理想的双栅器件但工艺复杂，关键是双栅自对准、沟道区的形成，等待着工艺上的突破利用MILC（metalinducedlateralcrystallization）和高温退火技术实现平面双栅器件精确的自对准双栅工艺相对简单,62,MILC和高温退火,主要步骤：a-Si淀积，550CLTO淀积，光刻长条窗口，金属镍淀积（5-10nm）退火550,24小时,N2去除镍、LTO高温退火(900，1小时),高温处理后，MILC多晶硅晶粒的尺寸将显著增大。二次结晶效应:由于原始晶粒相同的取向和低的激活能使大尺寸单晶粒的产生变得容易得多。改善了材料晶体结构的完整性。常规MILC技术+高温退火处理相结合:晶粒尺寸达10微米以上的单晶粒硅膜，可进行器件制备。,63,(a),(b),N+,N+,(c),(d),N+,N+,(e),Ni,(f),substrate,substrate,substrate,substrate,substrate,硅片氧化5000;连续淀积SiN(500),LTO(2000),a-Si(500）和LTO(2000);光刻并刻蚀,淀积2500a-Si;磷离子注入;淀积4500LTO;CMP,然后干法刻蚀去除显露的a-Si,BOE去除LTO,MILC:淀积LTO;光刻长条窗口;镍淀积;退火550.,去除LTO,镍;刻蚀形成有源区。底部的LTO显露.,substrate,SiliconOxideNitride,新的自对准平面双栅MOS晶体管工艺集成方案提出及工艺过程,64,(h),(i),(j),N+,N+,substrate,N+,N+,N+,N+,Top-Gate,BottomGate,Drain,Source,substrate,N+,N+,N+,N+,substrate,(g),substrate,(g),N+,N+,substrate,然后用BOE腐蚀掉显露LTO。,这样就在沟道膜的上方形成一浅槽，而在下方形成一隧道。这个浅槽和隧道最终将决定顶栅和底栅的几何尺寸，并使它们互相自对准。,850下生长栅氧;同时用作MIUC的高温退火.,淀积多晶硅，刻蚀形成栅电极。,用CMP移走位于源漏区上方的Poly-Si，使得上下栅电极的长度完全相同.,65,DSOI(S/DonInsulator)器件结构与制作,(1)DSOI器件剖面图S/D下方是SiO2常规CMOS工艺,(2)选择性注氧热氧化层作为注氧的掩膜,(3)高温退火S/D下方形成SiO2,优点：自加热、衬底浮置,66,DSOI器件的SEM照片,源漏区域由于下方埋氧体积的膨胀而引起了一定程度的抬高。,67,SON(SilicononNothing)器件,68,注氦技术制备SON材料,(100)晶向p型硅片热氧化300-400埃注入能量100KeV注入剂量1e17退火温度1100C,时间5分钟,梯度10度/分,结论：注入剂量越大空洞的密度就越大;退火温度越高，空洞尺寸越大，且空洞越靠近表面,69,结束语,经过20多年发展，SOI技术已经取得了十分巨大进步，正逐步走向成熟当特征尺寸小于0.1m、电源电压在1V时，体硅CMOS技术面临巨大挑战SOI技术的潜力开始显现，大大提高电路的性能价格比，CMOS/SOI将成为主流集成电路加工技术,70,结束语,目前我们正处在SOI技术迅速腾飞的边缘,71,CMOS集成电路制造工艺,72,73,形成N阱初始氧化淀积氮化硅层光刻1版，定义出N阱反应离子刻蚀氮化硅层N阱离子注入，注磷,74,形成P阱在N阱区生长厚氧化层，其它区域被氮化硅层保护而不会被氧化去掉光刻胶及氮化硅层P阱离子注入，注硼,75,推阱退火驱入去掉N阱区的氧化层,76,形成