CMOS模拟电路设计流程以及检查验收规章探素

CMOS设计流程及检查验收规章 版本:1.0 CMOS反向工程仿真电路设计流程及检查验收规章为了确保CMOS仿真电路设计项目研发工作,能在规定的时间内按质按量地完成,并对完成质量进行评估和验收,特制定本管理办法. CMOS仿真电路设计项目的检查及验收按照此办法执行.工作计划表立项前的准备工作 专案启动Schematic 版图提取电路原理分析整理Design NoteHSPICE Sim. Report 电路模拟验证 功耗模拟验证PowrMill Sim. Report Whole Chip Sim. Report 系统模拟验证GDSII、DRC/LVS File Layout Whole Chip Post-Layout Sim. Report设计修改、优化和更改 系统后模拟验证 检查、验收 图1:CMOS仿真电路逆向设计流程根据图1所示为CMOS仿真电路逆向设计的基本流程,可以看出,项目从开始到结束,大致分为3个阶段,1:立项,启动;2:开展,进行;3:完成,验收.在以上各阶段及各具体环节中,应按以下规范工作,并提交达到要求的相应成果.专案立项1、 项目评估根据设计需求,设计中心将评估该项目的工作条件是否基本具备,难度如何,时间及人员安排是否可行,提出初步意见后下达给相关研发人员作组队准备.2、 项目研究小组组队项目研究小组建队采取设计中心指定与个人自愿参加相结合的原则.每个研究小组的人员素质和人数应根据项目的难度,时间要求等因素综合考虑.并配备不同层次,不同特长的人员参加.3、 项目分析与计划制定项目组长会同小组全体成员,对项目的基本情况进行分析,材料是否齐全,重大技术难点何在,风险如何等,在此基础上提交设计中心“项目开始启动检查表(Project Kick-off Check List)”备案,并提交项目进度及人员安排计划建议书,其内容包括以下三个方面:1)、专案概况:包括项目名称,简要介绍,项目起止期限,人员,负责人,设计要求,其它情况.2)、进度安排:包括分几个阶段,每阶段完成的主要任务,人员安排等: 3)、其它安排:考虑所存在的技术难点及可能遇到的问题,提出机动时间及与其它课题的协作方案 以及软件使用,工作站使用及与其它课题的协作或合作等.设计中心根据所提交的计划建议书,提出书面修改意见,双方充分沟通后,以项目实际要求为准则,制定切实可行的“项目设计方案计划书”,落实研发工作期限,设计人员及其分工,工作内容及进度安排等重要内容,上报设计中心批准,备案.项目立项工作的全部内容应在十日内完成.专案启动项目立项工作全部完成后即进入项目启动阶段,设计中心下达“项目设计任务书”给研发小组,设计任务书经项目组长确认签字后交设计中心审签存盘.任务书下达的时间为项目正式启动的时间,项目阶段进展及完成日期均以此时间为基准.项目启动后,研发小组不得随意更改计划书内容及要求,由于实际情况的变化,可提出计划变更申请,经公司审核同意后才能实施,同时提交设计中心一份新的计划任务书备案.设计中心不得随意抽调,更改小组研发人员的配置项目在整个设计过程中的任何阶段,受到不可抗拒的客观因素(包括技术因素)的影响,导致项目进度的拖延,项目组长都必须及时向设计中心主管呈交书面报告,以便及时处理解决.专案开展项目实施由组长负责,并应严格按计划执行,并按阶段检查落实.项目开展过程中的各个具体技术环节,需按规范要求实施.版图提取和整理(Reverse from Layout)从照片提取电路,对照芯片数据进行电路分析及模块划分,并进一步探讨计划的可行性,进一步细化工作安排及设计计划.A:设计人员根据样品照片进行线路图提取.B:项目组长负责照片上各PAD名称标示,模块划分命名和任务分配.C:线路图应包括单元级,功能块级和Top Level级.提图步骤:(1) 将照片上各PAD处依Spec.之PIN Name及PIN Assignment标示名称在照片上.(2) 将照片上所有的Power Line(VDD,VSS等)依由外至内,由左至右,由上至下之顺序标示名称在照片上.(3) 将照片上所有的讯号联机依由外至内,由左至右,由上至下之顺序标示.其讯号线名称统一以流水号码L1,L2,Lxxx,标示在照片上(4) 将照片上所有的电阻架构分析并厘清,并依SPICE MODEL内电阻的Device Name(Device Name为HSPICE仿真时,Net list相对应于SPICE MODEL之工艺制程参数),依由外至内,由左至右,由上至下之顺序标示在照片上,而其相对应之Cell Name也依上述顺序并以流水号码R1,R2, Rxx,标示在照片上.注意:各电阻之隔离岛电位的接法(5) 将照片上所有的电容架构分析并厘清,并依SPICE MODEL内电容的Device Name(Device Name为HSPICE仿真时,Net list相对应于SPICE MODEL之工艺制程参数),依由外至内,由左至右,由上至下之顺序标示在照片上,而其相对应之Cell Name也依上述顺序并以流水号码C1,C2, Cxx,标示在照片上. 注意:各电容之隔离岛电位的接法(6) 将照片上所有的MOS架构分析并厘清,并依SPICE MODEL内MOS的Device Name(Device Name为HSPICE仿真时,Net list相对应于SPICE MODEL之工艺制程参数),依由外至内,由左至右,由上至下之顺序标示在照片上,而其相对应之Cell Name也依上述顺序并以流水号码M1,M2, Mxx,标示在照片上.并在电路图上标明原器件W/L.并以4端的Symbol表示, 注意:各MOS之Buck端及隔离岛电位的接法(7) 将照片上所有的BJT架构分析并厘清,统计并区分照片上各种BJT型态及射集面积大小(大约值),统一命名其Device Name,命名法则:若为NPN:单射集数,最小射集面积,暂时命名为NPN1,并依射集面积大小比率,依序命名NPN2,NPN3,NPNx.若为NPN:多射集数,最小射集面积,暂时命名为NPN2E(2E代表2个射集),依此类推.若为Lateral PNP:单射集数,最小射集面积,暂时命名为LPNP1,并依射集面积大小比率,依序命名LPNP2,LPNP3,LPNPx.若为Vertical PNP:单射集数,最小射集面积,暂时命名为VPNP1,并依射集面积大小比率,依序命名VPNP2,VPNP3,VPNPx.若为PNP:多射集数,最小射集面积,暂时命名为PNP2E(2E代表2个射集),依此类推.就照片上所有的BJT依不同的型态及射集面积大小,将其Device Name依由外至内,由左至右,由上至下之顺序标示在照片上.且将相对应之Cell Name依上述顺序并以流水号码M1,M2, Mxx,标示在照片上.(8) 若版图太复杂,则将照片区分若干BLOCK,BLOCK暂时命名为Blocka,blockc,.,blockx.线路提取依由外至内,由左至右,由上至下之顺序提取,并将提取的线路划在纸上. 电路图输入(Schematic Entry)要求根据电路整理分析后的层次化模块关系,进行线路图输入,作为模拟的基础.A:电路图输入应分层次:单元级,Block级和Top Level级.B: Block级尽量做到按功能块划分.C:电路图尽量做到规范,清晰,易读.D:设计人员完成电路图输入必须填写“电路图完成清单”注意:(1):如果电路的层次较多,可以在Library上建立View的多级Category,然后把同一大模块的很多子模块Include进去.最好在完成Category下的子模块之后再建立Category.(2)各埠及名称的表示应遵循规则,有意义.(3)对多输入单元,应遵循整理出的电路连接关系,严格各埠的连接.本阶段任务完成后应提交：电路图 (Schematic).线路输入步骤(1) 将誊写在纸上的线路,在Artis环境下用Composer进行线路输入,其单元级之Symbol套用Artis提供之标准单元库,并将标准单元库之Device Name更改与纸上的线路Device Name一致,且Cell Name必须与纸上的线路Cell Name一致.(2) 使用Composer之Save and Check指令进行Device间联机的检验,察看是否有Input floating/Output floating/Multi. Input.若有此情况产生,则察看照片是否提图错误,直到问题厘清,但Output floating现象是可容许.(3) 根据功能块,进行电路整理分析后的层次化模块关系,重新进行线路图输入,将相关的Device放在同一的功能块中(BLOCK),功能块的名称必须有意义化.(待电路原理分析清楚后再重新命名).(4) 功能块的输入/输出讯号线数量,应以最少化为准则.(5) 每一个功能块的输入/输出讯号线名称必须有意义化(待电路原理分析清楚后再重新命名)(6) 从照片上量得之各电阻的长/宽以square方式输入线路图(各电阻值未知).(7) 从照片上量得之各电容的长/宽以square方式输入线路图(各电容值未知).(8) 每个功能块线路图的输入讯号端在左边,输出讯号端在右边. 电路原理分析及演算(Function Analyze and Adjust)按照划分的电路层次化结构及其功能块进行电路原理分析及演算,主要目的在于让设计人员熟悉线路架构及原理,减少仿真时间及错误:此电路原理分析及演算与线路输入可同步进行本阶段任务完成后应提交：各模块直至Whole Chip的Design Note电路原理分析及演算步骤(1) 将线路图打印一份,在打印出的线路图上作电路原理分析及演算(2) 将各功能块的重要线路如OP/Comparator/Current Mirror/Voltage Reference整理出,作原理分析.检查其线路连接是否有误.(3) 再将输入端控制线路整理出,作原理分析.检查其线路连接是否有误.(4) 次将输出端控制线路整理出,作原理分析.检查其线路连接是否有误.(5) 以上步骤皆能通过原理分析,则代表功能块线路的完整性,若有一步骤无法分析,则须从照片上仔细看相关Device与连线.若无误,则代表有一些相关的Device被切割至其它功能块中,(6) 重新线路输入,将相关的Device切割至相对应之功能块中.(7) 以上步骤皆无误时,再作演算(8) 先推算出各功能块的重要线路如OP/Comparator/Current Mirror/Voltage Reference之BJT的gm值.(9) 再推算出各功能块的重要线路如OP/Comparator/Current Mirror/Voltage Reference之电阻/电容值.(10) 将输入端控制线路中各Device之gm/电阻值/电容值推算出.(11) 将输出端控制线路中各Device之gm/电阻值/电容值推算出.电路性仿真(Circuits HSPICE and PowrMill Simulation) HSPICE/PowrMill模拟验证阶段计划及各阶段的检查要求(包括各阶段的总体任务,每阶段主要时间段的目标及人员安排,提出各阶段的检查标准或应提交的报告等).A.电路中的关键单元必须进行并完成电路性能仿真.B.电特性仿真调用的模型和参数需经安茂主管指定的人员确认.C.电特性仿真结果需由项目组长最后确认,由该完成此任务的设计人员在检查例会上作介绍.D.电特性仿真完成后必须填写“电特性仿真完成清单”.本阶段工作完成后应提交：(1)各模块直至Whole Chip的网表及模拟激励文件；(2)HSPICE/PowrMill模拟报告。电路性仿真步骤(1) 详读Electrical Design Rule与SPICE Model,了解各电阻/电容型态之工艺参数,如TC1,TC2,单位面积之最大,典型,最小的电阻/电容值(2) 模拟出SPICE Model中各种BJT之gm值(hfe).(3) 将线路中各BJT暂定的Device Name以实际Spice Model中BJT Device Name取代.(4) 取代中应注意线路中各BJT推算出之gm与Spice Model中相对应之BJT之gm差异(5) 例如BJT推算出之gm是200,而Spice Model中相对应之BJT为100,在线路中应使用2个并联BJT代表.(6) 例如BJT推算出之gm是260,而Spice Model中相对应之BJT为100,在线路中应使用3个并联BJT代表.勿使用不同型态之BJT并联,以使并联后的gm值与推算出之gm相同.(7) 将重整后之线路转出Netlist file,以便HSPICE仿真使用(8) 将转出的Netlist file中电阻/电容值以推算出之值取代(9) 针对BJT工艺参数/电压参数/温度参数作容差分析.(10) 针对仿真结果进行优质化,返覆修改BJT并联数及电阻/电容绝对值(11) 再针对电阻/电容的工艺参数/电压参数/温度参数作容差分析.(12) 针对仿真结果进行优质化,返覆修改电阻/电容值及电阻/电容型态,求得电阻/电容值的范围(13) 若以上步骤皆无法达到优质化,则其线路架构须作更改,再重复以上步骤.功耗特性仿真(PowrMill Simulation) 采用Synopsys/Epic软件PowrMill可对CMOS/BiCMOS等数字/数模混合电路进行功耗和电流的模拟诊断,PowrMill模拟验证,应按照划分电路层次化结构,生成电路网表,然后由低层至上层直至Whole Chip进行模拟,具体步骤分以下5个阶段:A. Generating NetList.B. Generating Technology File.C. Generating Stimulus File.D. Generating Configuration File.E. Run PowrMill,获得test_result.具体操作过程参见PowrMill工作流程.本阶段工作完成后,应提交:(1) PowrMill各阶段模拟测试文件及结果.(1) PowrMill模拟报告.若Whole Chip线路单元数不大,可使用HSPICE作功耗特性仿真功耗特性仿真步骤(1) 将Whole Chip线路图转出一版Netlist file,以便PowrMill功耗特性仿真使用.(2) 更动工艺参数/电压参数/温度参数作功耗特性仿真.(3) 检视仿真结果是否合乎规格书之指针(4) 若功耗指针超出规格书,则检视各功能块功耗百分比(5) 就功耗百分比最大之功能块进行优质化,降低其功耗.(6) 若上述步骤无法降低Whole Chip功耗,则须针对各功能块再度进行优质化.(7) 若无法有效降低Whole Chip功耗,则功耗百分比最大之功能块须作线路架构更改,如Voltage Reference/OSC/Current Mirror等耗电流大之线路架构.芯片系统模拟(Whole Chip Simulation) A.进行所要求模拟模块的HSPICE simulation； B.最后进行HSPICE/PowrMill的Whole chip power simulation C在系统整合过程中,模块应按功能与命令一块一块或分层次/分部分地累加,直到构成系统级,完成Whole Chip Simulation. 本阶段完成后应提交： (1)系统测试文件及结果. (2)Whole Chip模拟报告. (3)Design Note.芯片系统模拟步骤(1) 将Whole Chip线路图转出一版Netlist file,以便PowrMill/HSPICE功能特性仿真使用.(2)更动工艺参数/电压参数/温度参数作功能特性容差仿真.(3)检视仿真结果是否合乎规格书之指针(4)若功能指针超出规格书,则检视其指针发生于那一些功能块(5)就发生问题之功能块进行优质化,降低其漂移率(6)若上述步骤无法使功能指针合乎规格书,则须针对各功能块再度进行容差分析及优质化.(8) 若无法有效使功能指针合乎规格书,则易因工艺参数/电压参数/温度参数之变动产生功能指针漂移之功能块须作线路架构更改,如Voltage Reference/OSC/Current Mirror等因有电阻或须作电流放大之线路架构.版图设计(Layout Entry) A.首先得了解具体的工艺,一共需绘制多少层版图,还有工艺参数,如方块电阻,单位面积电容等.B.对版图进行大致的布局,合理规划版图面积的安排.C.对于重复出现的单元应建立子单元库,在绘制版图时可以重复调用.D.对于比较庞大的系统,最好将电路分为若干单元,按单元进行绘制,最后为单元的合成（单元绘制时要考虑到总体的布局需要）.E.版图的绘制要严格按照工艺给定的设计规则进行.F.对于主要的IO端口及信号线要加上文字注释,以方便检查.G.布局调整,保证版图疏密适当.H.编写相应的DRC,LPE以及LVS文件.I.对版图进行检查,修改其中的错误,包括:DRC：设计规则检查.LPE：版图电路提取.LVS：版图与原理图比较.J.绘制陪管,工艺参数测试图形以及对准符号.完成版图设计后,应提交以下技术成果:(1).整体电路的GDSII以及CIF格式的版图文件.(2).DRC、LPE以及LVS检查文件.(3).版层以及工艺说明文件.版图设计流程Layout FlowTape Out检查 LPE command file之完整性,若有缺失则加强进行 Whole chip R/C抽取工作Sub-bl检查 Whole Chip面积加上Scribe Line后之面积是否超过封装厂提供之PAD SIZE,若有则缩小Whole Chip面积LVS/DRC check muh进行 Whole Chip布局工作检查 DRC/LVS command file之完整性,若有缺失则加强LVS/DRC check muh进行 Sub-block布局工作参考封装厂提供之Bonding Diagram及规格书中之脚位图,预估Whole Chip各I/OPAD及Sub-block预摆之位置LVS/DRC check muh进行单位元布局工作详读 (1) Process Layout Rule(2) Process Electrical Design Rule(3) DRC/LVS command file芯片系统后模拟(Whole Chip Post-Layout Simulation)A.进行PowrMill的Whole chip power simulationB.进行HSPICE的Whole chip timing simulation； 本阶段完成后,应提交: (1)系统测试文件及结果: (2).Whole Chip模拟报告:注意：项目分工中应充分考虑到设计中设计中心用到的单元库的建立问题，安排专人建立库及相关的Technology Files.芯片系统后模拟步骤(1) 检查版图中各电阻的型态是否与线路中各电阻型态一致.(2) 检查版图中各电阻的隔离岛电位是否接到VDD.(3) 检查版图中各电阻的宽度与Current Density是否满足设计上对电阻要求的电流承受量,尤其是大电流流经的电阻,其宽度必须足够.(依Design Rule规定)(4) 检查版图中各电容的型态是否与线路中各电阻型态一致.(5) 检查版图中各电容的隔离岛电位是否接到VDD.(6) 检查版图中各BJT的型态是否与线路中各BJT型态一致.(7) 检查版图中各BJT是否有独立的隔离岛(8) 检查版图中各Device与Device间联机线宽是否能承受Device之输出电流(依Design Rule规定)(9) 经Dracula之LVS检验步骤,检查版图中各Device之值是否与线路中各Device之值一致.(10) 经Dracula之LPE检验步骤,检查Netlist File中有无异常之寄生电容,电阻值,在那些功能块中,这些将是存在的问题点.(11) 将经Dracula之LPE步骤产生的Netlist File重复芯片系统模拟步骤设计阶段检查在以上每项阶段工作完成后,都要召开设计阶段检查例会,本阶段工作检查通过后,方可进入下一阶段的工作.按项目组提交的项目研发计划,由设计中心领导向项目组提出检查要求,或由小组在计划进度规定的完成日期一周之前,提请接受检查. 到期因故完不成全部任务的项目,也要如期进行已有成果检查,并由项目组提交未完成任务的报告,说明延期的原因和弥补及整改措施.阶段检查分以下各种形式:1、检查例会：项目进行以1周为时间单位,项目组长应制订一周工作计划,人员安排和核查内容,并在一周内定期或不定期召开检查例会,检查进度完成情况.组长召开检查例会应及时通知有关人员参加.设计中心主管根据项目实际进展情况及存在的问题,有权确定设计过程中关键时段的检查例会时间.检查例会的时间确定后由项目组长负责通知小组全体人员及其它相关人员如设计中心技术主管等参加.检查例会程序：项目组长对照进度计划表汇报项目进展,讲解存在问题以及相应的解决办法.检查人员针对项目组长提出的技术难题组织讨论,拟定解决问题的方法和方案,同时制定下周或下一阶段的任务计划和检查要求.会后由项目组长提交设计中心会议纪要备案.会议纪要应包括以下主要内容：参加人员,时间地点,讨论内容要点,已解决的问题,待解决的问题,解决问题的方案,需要寻求其它渠道的帮助,以及研发成员对解决技术问题的实际贡献等.2、阶段任务检查：根据项目进展完成的不同阶段,由设计中心组织进行阶段检查验收,包括电路整理分析验收,HSPICE模拟验收, Powrmill模拟验收等,各阶段检查验收均应提供完成的技术报告,具体内容参见检查验收标准.3、月度工作检查：每月初,设计中心全体项目研发人员提交月度工作总结，组长提交项目月度工作总结,在设计中心举行的全体人员总结大会上作书面陈述,交流项目进展情况,工作收获和心得体会,以及应当注意的事项.项目验收检查一、验收应提交的材料研发小组完成规定的全部内容并自认为达到要求后,由项目组长向设计中心提交“项目完成检查验收申请书(Pre-Delivery C/L of Completed Design)”和“PCR (Project Completed Report)报告”,并提交全部的工作总结报告及相关技术成果文件(电子版文件).各类技术报告首先由相关组员起草完成,提交项目组长审核,组长进行严格检查修改后交设计中心审核,技术报告达不到设计中心规定的技术规范要求视为不合格,组长应将不合格的报告退交起草人,按修改意见补充完善.组长审核过关后再正式提交公司审核.总结报告由组长主持完成,必须充分征求和采纳组员意见.各类报告具体内容和格式要求如下： (一)、项目总结报告内容1、 专案概况：简要介绍芯片的主要功能,性能指针,工艺等.2、 设计概况：简要介绍设计的过程,进度及人员安排.3、 设计成果：与原芯片指针或设计要求对比分析,简要介绍提交的技术成果 及实际达到的主要指标情况.4、 分析尚存在的问题及可能的解决方案.5、 小组各成员的实际表现和实际贡献.(二)、项目设计技术报告内容1、概述2、芯片功能的详细分析3、芯片系统及各模块的设计分析4、芯片功能或模块的改进设计5、未弄清问题 (三)、设计项目模拟报告内容1、概述；2、各功能模块模拟报告：应包括工作原理,模拟出发点,结果分析.3、芯片系统Whole Chip的模拟报告：应包括工作原理,模拟验收出发点,结果分析. (四)、其它设计报告1、版图设计报告：包括设计、DRC/ERC/LPE/LVS检查报告.2、后模拟报告.3、其它报告。 (五)、Design Notes1、 产品功能,性能介绍2、 子模块功能,原理分析2、关键技术3、典型应用二、验收程序A:小组自查及部门检查,按项目组提交的项目阶段设计计划及检查要求,对照项目的完成情况,根据已完成的项目设计提交总结报告,设计报告,模拟报告,Design Note及其它相关报告,进行小组自查和部门审查,完善并充实项目检查验收材料.如有需要,由组长及部门经理召开内部检查研讨会,进一步落实相关材料和技术成果.B:小组及部门检查通过并准备好全部设计文件后,由项目组长填写申请验收的相关报告,提交设计中心技术主管安排验收进程.C:设计中心技术主管拟定参加设计评审会人员名单,一般由设计中心首席顾问,总工程师和相关部门经理等人构成,报设计中心审批.D:设计中心技术主管提请评审会议委员分别审阅技术报告,并提出具体意见.E:设计中心召开项目验收初评会,会上听取各位委员的评议意见,确认提交报告及各项成果的完整性及规范性,提出修改意见,并决定是否举行验收答辩会,技术主管对预评审会讨论的内容作记录并存盘.F:若设计预审发现存在明显问题,需要项目组作进一步的分析或修改,则设计预审不通过.会后,设计中心