第八章-双极型集成电路4.ppt

对于1，8-7双极性数字电路的版图设计，集成电路设计是先根据电路指标设计出集成电路工艺中可以实现的电路，然后根据相关的设计规则将电路图转换成硅平面工艺的合成图，即总体版图，然后在硅表面上为每个工艺制作一套光刻掩模板。使用这套掩模板，按照一定的工艺流程制造，可以制作出满足原设计指标的集成电路。集成电路设计的目标是设计一个能以最低的成本达到预定目标的集成电路，这就要求设计者具备电路、工艺、设计甚至经济管理的知识。VLSI设计过程简介1。超大规模集成电路需要经历从设计到制造的几个步骤，可以概括如下：1 .系统规格包括系统功能、性能、物理尺寸、设计模式、制造过程、设计周期、设计成本等。2.功能设计设计系统功能的实现方案。通常，给出系统的时序图和各子模块之间的数据流图。3.逻辑设计这一步是构建系统功能。设计结果通常用文本、原理图和逻辑图来表示，有时也用布尔表达式来表示设计结果。电路设计电路设计是将逻辑设计表达转化为电路实现。5.物理设计物理设计设计是超大规模集成电路设计中最耗时的一步。有必要转换电路设计中的每个元件，包括晶体管、电阻、电容、电感等。并且将它们之间的连接转换成集成电路制造所需的布局信息。6.设计验证布局设计完成后，一个非常重要的步骤就是布局验证。主要包括：设计规则检查(DRC)、布局电路提取(NE)、电气规则检查(ERC)和寄生参数提取(PE)。1.成本问题超大规模集成电路成本包括设计成本、制造成本和工程师的工资。2.设计正确性要求设计正确性是集成电路设计中最基本的要求。一旦集成电路设计完成并送到制造工厂进行生产，如果再次发现任何错误，就必须重新电镀和重新加工芯片，这将造成巨大的损失。因此，必须保证100%的设计正确性。3.设计过程的计算机辅助设计计算机在集成电路设计中的作用是不可替代的。如果集成电路可以在开发的初始阶段手工设计。那么，没有计算机就不可能设计集成电路。目前，计算机辅助设计软件和工具几乎渗透到超大规模集成电路设计的每一个步骤：工艺模拟、器件模拟、电路分析、逻辑验证、版图验证和参数提取、版图工具、集成工具、封装工具。8，9，10，英特尔奔腾处理器，11，4，超大规模集成电路设计的可测试性测试是超大规模集成电路设计中一个非常重要的课题。测试的意义在于检查电路是否能按照设计要求正常工作。随着超大规模集成电路功能的日益复杂，测试成本的比重明显增加。虽然芯片测试是在超大规模集成电路生产过程中进行的，但是为了减少测试所需的资源，在电路设计阶段经常考虑测试性问题，以提高测试的简单性。具体方法是在现有逻辑设计的基础上增加一些专门用于测试的辅助电路。超大规模集成电路设计方法学超大规模集成电路设计方法学的目标是在人工干预设计和计算机辅助设计工具的交互过程中实现尽可能高的设计效率。1.分层设计是超大规模集成电路设计的一般形式，是超大规模集成电路设计中应用最广泛的方法。它可以简化超大规模集成电路设计的复杂性。分层设计方法分为自上而下和自下而上的方法。分层设计分为三个领域：行为领域，几何领域。2.集成电路分层设计方法(以自顶向下设计方法为例)系统级、功能级、寄存器传输级、门级、电路级和布局级(物理级)。13，3，VLSI设计说明，14。对于不同的设计水平，需要计算机来辅助设计。因此，有必要有一套计算机可以处理的语言来描述设计结果和设计要求。超高速集成电路硬件描述语言.SPICE是用于电路分析的软件工具，它指定了一组电路描述方法。DEF/LEF和YAL是专门用于布局设计的电路描述语言。CIF是一种几何描述语言，用于描述物理布局。该语言是行业中的标准格式。它可以转换成另外两种布局描述语言GDS2和EDIF。15，8-7-2手动布局设计的一般过程。手工设计仍然是电子设计自动化最基础的部分，尤其是在需要手工干预时，具有重要的参考价值。1.准备工作。1.彻底了解电路参数和电路结构。有必要了解：a:电路中各元件的各种工作状态；b:元件参数对元件状态的影响，以及对电路指标的进一步影响；c:元件图形、横向和纵向尺寸对元件参数的影响；d:元件之间的相互影响，以便设计出良好的布局，并根据试生产的结果找到调整布局的方法。16.2.了解工艺特性和工艺水平：布局设计是在特定生产线上实现的最低条件。一个好的设计应该充分发挥生产线的最大潜力，不仅可以达到电路的参数，而且应该有较高的产量和降低成本。因此，电路设计需要根据工艺确定电路结构和选择的元件。布局设计应以技术水平为设计基础。手动布局设计的一般过程可以大致分为四个步骤：逻辑级、栅极级、晶体管级和布局级。、n、n、S、G、此外，还必须加强海峡两岸与台湾的协调基本尺寸为：1)掩模图形的最小线宽(尺寸):主要由光刻水平决定，光刻水平决定布局中最小图形的宽度；2)掩模图形的最小间距：指在保证较高产量的基础上，相邻图形之间所需的最小间距。23，最小间距主要由以下因素决定：a:掩模对准容差XMAT:指设计图形位置和实现图形位置之间的统计平均误差XMAT，分为一次对准容差XMAT1和二次对准容差XMAT2B:横向扩散0.8Xj:结深的80% c:耗尽层宽度Wd:和工作电压。衬底的电阻率和掺杂浓度与d有关：最坏情况下的最小间距Gmin:此外，一方面是“安全系数”，另一方面它还包含其他未考虑的因素，24。设计规则。集成电路设计和工艺准备之间的接口制定的目的是在芯片尺寸尽可能小的前提下，避免不同层的线宽偏差和配准偏差可能引起的问题，并尽可能提高电路准备的成品率。设计规则是什么？考虑到器件在正常工作条件下，根据实际工艺水平(包括光刻特性、刻蚀能力、对准公差等)。)和产量要求，给出了同一工艺层和不同工艺层之间的一组几何尺寸限制，主要包括线宽、间距、覆盖范围、露头、切口、面积等规则。并分别给出它们的最小值，以防止掩模图案破裂、连接和一些不利的物理效应。由于制造商提供了一般设计规则，每个人都应该知道每个间距的含义。这里我们将简单地推导出三个参数作为例子。孔1、DB-B、2、DB-I、3、DC-I、1、DB-B:是基极接触孔和基极扩散孔之间的最小间距。它确定基极区域中基极接触孔的位置。要求是确保基底金属在工作期间不接触集电极结。因为引线孔仅在发射极区和基极区形成后才被蚀刻，所以它嵌套在两个图案之间。因此，掩模对准的容差为 xmat2=5.5 m，比初级对准的容差大1m，例如发射极引线孔中的 xmaat1。DB-B孔= xmata2 gmin wdc-b-0.8xjc，2，DB-I:基极扩散孔和隔离扩散孔之间的间距。对它的要求是基极区在工作期间不穿透隔离区。d b-I=xmat gmin 0.8 xji 0.8 xjc wdi-epi wdc-epi xji是隔离结深度。为了确保隔离结两侧的耗尽层不会短路，隔离扩散的深度应该超过实际外延层厚度的25%。(外延层的厚度增加和减少)。通常，可以通过将最大外延层厚度增加25%来估计。外延层6.50.5，然后xji=7125%=8.75，3，DC-1:从引线孔到隔离沟槽的集电极n最小间距。要求集电极金属不通过隔离区DC-1=xmata 2 gmin 0.8 xje 0.8 xji wdi-epi=5 . 510 . 81 . 50 . 88 . 750 . 9=15.6 DC-1=16。讨论：设定图案的最小间距，以确保元件在规定的使用条件下安全可靠地运行。为了保证成品率，稍微放大0.8Xj的横向扩散是针对衬底的。有时将间距减小0.8Xj是有利的；另一方面，当施加反向偏压时，增加0.8XjWd来指示势垒的加宽有时是不利的，主要是在低浓度侧。尽管有时管在两个结处没有反向偏置，但应考虑最坏的情况在上述推导中没有考虑铝互连。在实际生产中，要求铝带完全覆盖引线孔，铝带之间的距离不小于 xMat gmin。在考虑铝杆后，上面推导的一些尺寸需要放大。这样，具有最小尺寸的晶体管的侧壁占据了由PN结隔离的非常大的面积。如果侧壁被绝缘介质隔离，而底部仍然被反向偏置的PN结隔离，则可以获得如图所示的NPN管结构。它的面积只有PN结隔离的1/4。结电容只有1/6。但是，应采用先进的等平面技术和离子注入技术、DC-1、二硼-硼空穴、二硼-1、P、N、N-外延、P、P-硅、无耗尽层、P、P、P、Si、26、3。设计完成后，用计算机或手工检查初步设计的元器件是否满足电路指标要求。当然，在布置电缆时，必须对组件图进行一些修改。晶体管主要有：BVCBO、BVCEO、ICM、FT、rCS、rbb等。电阻器主要是电阻和误差范围，电容器主要是电容和击穿电压。计算基于使用条件(电流、电压)和工艺参数(浓度、深度、杂质分布类型、外延层厚度、电阻率、氧化层厚度等)。)27，4。划分隔离区(决定隔离岛的数量):隔离占芯片面积的30% 40%，隔离岛越多，浪费的芯片面积越大，所以隔离岛的数量应该尽量少。任何具有相同集电极电势的纵向NPN管都可以放置在一个N型岛中。不同的集电极电压必须置于不同的隔离区。具有相同基极电势的横向PNP管可以放在一起。二极管与NPN管被同等对待。对于基极扩散电阻器，由于放电电阻器的N区连接到最高电位，所以可以将多个电阻器放在一起。此外，如果电阻器两端的电势低于NPN管的集电极电势，它也可以与NPN管一起放置。为了提高产量，每个焊点占据一个隔离区。布局布线：主要是确定芯片上元件的相互位置和引线孔的位置，以实现元件之间无交叉互连。随着集成度的提高，互连线变得越来越复杂，往往需要重复多次才能完成。通常，可以通过使用电阻的扩散区、晶体管的接触孔、双基极或双组晶体管来解决交叉。当无法避免交叉时，可以使用“磷桥”过渡。但是注：对于电阻、电容和二极管等无源元件，它们都是在制作晶体管的过程中一起制作的，因此它们的图案都包含在制作晶体管的每个光刻版中。例如：硼扩散布局包括每个NPN管的基极区，还包括硼扩散电阻的图形；磷扩散布局包括每个NPN管的发射极区、欧姆接触的n区、磷桥的n区和沟道电阻的n区等。30，8-7-3IC中的部件设计将在下面单独描述。在数字电路中，主要元件是晶体管、二极管和电阻，而电容并不常用。31，1，晶体管布局设计，(1)单基极晶体管：适用于小电流和高fT的场合，(2)双基极晶体管，(3)双基极双集电极：集电极串联电阻rCS, Vces, imax，imax，ixx，ixx，ixx，ixx，ixx，ixx，ixx，ixx，ixx，ixx，ixx，ixx，ixx，ixx，ixx，ixx，ixx，ixx，ixx，ixx，ixx and，and，and，and，and，and，and，and，and，and，and，and，and，and，and，and，and，and，and，and，and，and，and，and，and，and bc结正向偏置，D1正向偏置电压最大，电流从D1流出，很少直接进入发射极对应的基极区。 在基极区中打开引线孔和应用铝带的目的是使对应于每个发射极区的rbb一致、VCC、b、c、p、n-epi、N、N、ICV、33、2、集成二极管、除了单独的bc结之外的二极管，通常由晶体管的不同连接模式组成，不增加工艺、N、p、p、N、c、b、和、和、和、和、和、和、和、和、和、和、和、和、和、和、和、和、和、和、和、和、和and、and、and、and、and、and、and、and、and、and、and、and、and、and、and、and、and、and、and、and、and、and、and、and、Vbc=0、VCE=0、vbe=0、IC=0、ie=0、e、e、c、c、b、b、34、iii、集成电阻、集成电路