等精度频率计.ppt

EDA技术实用教程,电子系统设计实践,等精度频率计设计,在此完成的设计项目可达到的指标为：,（1）频率测试功能：测频范围0.1Hz100MHz。测频精度：测频全域相对误差恒为百万分之一。,（2）脉宽测试功能：测试范围0.1s1s，测试精度0.01s。,（3）占空比测试功能：测试精度199。,12.1等精度频率计设计,12.1.1主系统组成,图12-1频率计主系统电路组成,12.1等精度频率计设计,12.1.2测频原理,图12-2等精度频率计主控结构,设在一次预置门时间Tpr中对被测信号计数值为Nx，对标准频率信号的计数值为Ns，则下式成立：,12-1,不难得到测得的频率为：,12-2,图12-3频率计测控时序,12.1.3FPGA/CPLD开发的VHDL设计,占空比=12-3,【例12-1】LIBRARYIEEE;-等精度频率计USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYGWDVPBISPORT(BCLK:INSTD_LOGIC;-CLOCK1标准频率时钟信号TCLK:INSTD_LOGIC;-待测频率时钟信号CLR:INSTD_LOGIC;-清零和初始化信号CL:INSTD_LOGIC;-预置门控制SPUL:INSTD_LOGIC;-测频或测脉宽控制START:OUTSTD_LOGIC;EEND:OUTSTD_LOGIC;-由低电平变到高电平时指示脉宽计数结束SEL:INSTD_LOGIC_VECTOR(2DOWNTO0);-多路选择控制DATA:OUTSTD_LOGIC_VECTOR(7DOWNTO0);-位数据读出ENDGWDVPB;接下页,ARCHITECTUREbehavOFGWDVPBISSIGNALBZQ,TSQ:STD_LOGIC_VECTOR(31DOWNTO0);-标准计数器/测频计数器SIGNALENA,PUL:STD_LOGIC;-计数使能/脉宽计数使能SIGNALMA,CLK1,CLK2,CLK3:STD_LOGIC;SIGNALQ1,Q2,Q3,BENA:STD_LOGIC;SIGNALSS:STD_LOGIC_VECTOR(1DOWNTO0);BEGINSTART0);ELSIFBCLKEVENTANDBCLK=1THENIFBENA=1THENBZQ=BZQ+1;ENDIF;ENDIF;ENDPROCESS;TF:PROCESS(TCLK,CLR,ENA)-待测频率计数器，测频计数器接下页,BEGINIFCLR=1THENTSQ0);ELSIFTCLKEVENTANDTCLK=1THENIFENA=1THENTSQ=TSQ+1;ENDIF;ENDIF;ENDPROCESS;PROCESS(TCLK,CLR)-计数控制使能，CL为预置门控信号，同时兼作正负脉宽测试控制信号BEGINIFCLR=1THENENA=0;ELSIFTCLKEVENTANDTCLK=1THENENA=CL;ENDIF;ENDPROCESS;MA=(TCLKANDCL)ORNOT(TCLKORCL);-测脉宽逻辑CLK1=NOTMA;CLK2=MAANDQ1;CLK3=NOTCLK2;SS=Q2接下页,DD3:PROCESS(CLK3,CLR)BEGINIFCLR=1THENQ3=0;ELSIFCLK3EVENTANDCLK3=1THENQ3=1;ENDIF;ENDPROCESS;PUL=1WHENSS=10ELSE-当SS=10时，PUL高电平，允许标准计数器计数，0;-禁止计数EEND=1WHENSS=11ELSE-EEND为低电平时，表示正在计数，由低电平变到高电平0;-时，表示计数结束，可以从标准计数器中读数据了BENA=ENAWHENSPUL=1ELSE-标准计数器时钟使能控制信号，当SPUL为1时，测频率PULWHENSPUL=0ELSE-当SPUL为0时，测脉宽和占空比PUL;ENDbehav;,例12-1的原理图,带括号的信号为端口信号,等精度测频率专用芯片,BCLK=500ns，TCLK=10us,频率测试时序图,待测信号,标准频率,测频率电平,预置门,计数允许,SEL=4、5、6、7读取待测信号计数值,SEL=0、1、2、3读取标准频率计数值,标准频率计数值=64H待测频率计数值=5H,BCLK=50