集成电路(IC)设计完整流程详解及各个阶段工具简介

IC设计整个过程和工具IC的设计过程可以分为前端设计(也称为逻辑设计)和后端设计(也称为物理设计)两部分，这两部分没有统一、严格的边界，与过程相关的设计可以称为后端设计。前端设计的主要过程：1、规格开发芯片设计公司(Fabless，non-film design corporation)的客户设计要求，包括芯片规格、功能列表等要求实现的特定功能和性能的要求。2、详细设计根据客户提出的规格要求，fab es提出了设计解决方案和具体的实施体系结构，以划分模块功能。3，HDL编码使用硬件描述语言(VHDL，Verilog HDL)以代码描述模块功能。这意味着使用HDL语言描述实际硬件电路功能，从而生成寄存器传输级别(RTL)代码。4、模拟验证仿真验证是测试编码设计的正确性，测试的标准是在第一阶段设定的规格。确保设计准确地符合规格的所有要求。规格是设计是否正确的黄金标准，所有违规，如果不符合规格，就要重新修改设计和符号。设计和模拟验证是重复执行的过程，直到验证结果表明完全符合规格标准。模拟验证工具Mentor公司的Modelsim、Synopsys的VCS和Cadence的NC-Verilog可以对通常使用第一个-Modelsim的RTL级别代码执行设计验证。此部分称为前模拟，合并以下逻辑部分后重新进行的模拟称为后模拟：5，逻辑合成-design compiler通过模拟验证，进行逻辑综合。逻辑合成的结果是，设计实现的HDL代码转换为浇口级网络表netlist。综合要求是要综合的电路达到区域、计时等目标参数的标准。逻辑合成必须基于具有不同时间参数的特定合成库。在其他资源库中，门电路预设标准单位(standard cell)的面积不同。因此，所选择的综合库不同，组合的电路根据时序有面积差异。通常，合成完成后，可以在模拟验证(也称为后期模拟)逻辑合成工具Synopsys的设计编译器、模拟工具上选择所有三个模拟工具。6、STA静态计时分析(sta)也是验证类别，用于按时间验证回路，并检查回路是否存在设置时间和加载时间冲突。这在基于寄存器的数字芯片功能上肯定有问题，因为在一个寄存器中发生这两个计时冲突时，没有正确地采样数据和输出数据的方法。STA工具具有Synopsys的Prime Time。7、格式验证这也是一个验证类别，它在功能上(STA是时间上)验证集成的网络表。一般使用等效性检查方法，以功能验证HDL设计作为参考，比较功能是否等效的集成web表功能。这是为了确保在逻辑合成过程中，原始HDL中描述的电路功能没有更改。格式验证工具包括Synopsys的Formality。前端设计的过程暂时记录在这里。从设计图来看，作为前端设计的结果，得到了芯片的栅级网络表电路。Backend design flow后端设计过程：1，DFTDesign ForTest，可测试性设计。芯片内部经常有自检电路，DFT的目的是在设计时考虑未来的测试。DFT的典型方法是在设计中插入扫描链，将寄存器等非罐装单位替换为扫描单位。关于DFT，有些书有详细的说明，比较图片就能理解。DFT工具Synopsys的DFT Compiler2、部署计划部署计划是放置芯片的宏单元模块，它全面确定各种功能电路(例如IP模块、RAM、I/O端号等)的部署。布局规划可以直接影响芯片的最终区域。工具是Synopsys的Astro3，CTSClock Tree Synthesis，时钟树合成，简而言之，时钟的布线。作为数字芯片的全局指令的时钟信号的分布必须对称地连接到每个寄存器单元，因此，当时钟从同一时间源到达各个寄存器时，时钟延迟差最小化。这也是为什么要分开接线时钟信号。CTS工具，Synopsys中的Physical Compiler4、绕线(Place Route)这里的接线就是包含各种标准单元(基本逻辑闸电路)之间接线的一般信号接线。例如，通常为0.13um工艺或90nm工艺，其中金属布线可以达到的最小宽度是MOS管道的通道长度。工具Synopsys的Astro5、提取寄生参数由于存在于导线本身的电阻，相邻导线之间的互感、耦合电容在芯片内部产生信号噪声、串扰和反射。这种效果会引起信号完整性问题，导致信号电压波动和变化，在严重的情况下，还会导致信号失真错误。提取寄生参数并再次分析验证，分析信号完整性问题很重要。工具Synopsys中的Star-RCXT6、布局物理验证对已布线物理布局的功能和计时验证(如布局和逻辑验证)是对语句级图表的比较验证。设计规则检查(DRC):检查设计规则、检查连接间隙、验证连接宽度是否符合工艺要求；电气规则检查(ERC):检查电气规则违规，例如电气规则检查、短路和断路；等一下。Hercules的实际后端进程(刀具为Synopsys)还包括随着电路功耗分析和制造过程的推进而产生的可制造