分别使用原理图和VHDL语言输入方法设计8位全加器

大 庆 石 油 学 院 课 程 设 计 2006 年 9 月 12 日 大庆石油学院课程设计任务书 课 程 硬件课程设计 题 目 分别使用原理图和 VHDL 语言输入 方法设计 8 位全加器 院 系 计算机与信息技术学院 专业班级 计算机科学与技术 04-4 班 学生姓名 孟庆军 学生学号 040702140408 指导教师 李井辉 课程 硬件课程设计 题目 分别使用原理图和 VHDL 语言输入方法设计 8 位全加器 专业 计算机科学与技术 姓名 孟庆军 学号 040702140408 主要内容、基本要求、主要参考资料等 一、主要内容： 利用 EDA-V 型实验系统、微机和 Maxplus-II 软件系统，分别使用原理图和 VHDL 语言输入方法设计 8 位全加器。要求利用层次设计方法，首先设计 1 位半加器，仿真和测试成功后把它保存到元件库中去； 之后以 1 位半加器为底层元件设计 1 位全加器，仿真和测试成功后把它也保存到元件库中去；最后以 1 位全加器为基本元件，设计 8 位全加器的顶层文件，进行仿真和测试。 二、基本要求： 1、 熟练掌握 EDA 软硬件系统的使用方法。 2、 设计出 8 位全加器，精通原理图输入方法，初步学会使用 VHDL 语言输入方法。 3、 学会功能仿真和时序仿真。 4、 按照规范写出论文，要求字数在 4000 字以上，并进行答辩。论文内容包括概述（学习、调研、 分析、设计的内容摘要） 、EDA 技术的现状和发展趋势、对 EDA_V 型实验系统和 MaxplusII 软件 的掌握程度、8 位全加器设计过程（包括原理图或程序设计、编译、仿真分析、硬件测试的全过 程） ，论文中含有原理图、程序、仿真波形图及其分析报告。 三、主要参考资料： 1 潘松.EDA 技术实用教程M.北京：科学出版社, 2003.11-13. 2 杨恒.FPGA/CPLD 最新实用技术指南M.北京：清华大学出版社, 2005.20-22. 3 EDA 先锋工作室.Altera FPGA/CPLD 设计(基础篇)M.北京：人民邮电出版社 2005.32-33. 4 求是科技.CPLD/FPGA 应用开发技术与工程实践M.北京：人民邮电出版社 2005. 55-58. 5 潘松.SOPC 技术实用教程M .清华大学出版社.2005.1-15. 完成期限 第 28 周 指导教师 专业负责人 年 月 日 大庆石油学院课程设计成绩评价表 课程名称硬件课程设计 题目名称分别使用与原理图和 VHDL 语言输入方法设计 8 位全加器 学生姓名孟庆军学号040702140408 指导教 师姓名 李井辉职称讲师 序号评价项目指 标满分评分 1 工作量、工作态 度和出勤率 按期圆满的完成了规定的任务，难易程度和工 作量符合教学要求，工作努力，遵守纪律，出 勤率高，工作作风严谨，善于与他人合作。 20 2课程设计质量 课程设计选题合理，计算过程简练准确，分析 问题思路清晰，结构严谨，文理通顺，撰写规 范，图表完备正确。 45 3创新 工作中有创新意识，对前人工作有一些改进或 有一定应用价值。 5 4答辩能正确回答指导教师所提出的问题。30 总分 评语： 指导教师： 年 月 日 摘 要 本文介绍了利用 EDA-V 硬件系统和微机上的 MaxPlus-II 等软件系统，分别使用原理图 和 VHDL 语言输入方法设计 8 位全加器。利用层次设计方法，设计底层文件一个一位半加 器；设计顶层文件一个一位全加器；设计顶层文件 8 位全加器。 VHDL 的英文全名是 Very-High-Speed Integrated Circuit HardwareDescription Language, 诞生于 1982 年。1987 年底，VHDL 被 IEEE 和美国国防部确认为标准硬件描述语言 。自 IEEE 公布了 VHDL 的标准版本，IEEE-1076（简称 87 版）之后，各 EDA 公司相继推出了 自己的 VHDL 设计环境，或宣布自己的设计工具可以和 VHDL 接口。此后 VHDL 在电子设 计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。1993 年，IEEE 对 VHDL 进行了修订，从更高的抽象层次和系统描述能力上扩展 VHDL 的内容，公布了新版 本的 VHDL，即 IEEE 标准的 1076-1993 版本， （简称 93 版） 。现在，VHDL 和 Verilog 作为 IEEE 的工业标准硬件描述语言，又得到众多 EDA 公司的支持，在电子工程领域，已成为事 实上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL 于 Verilog 语言将承担起大部 分的数字系统设计任务。 EDA 技术的发展史、简单说明 MaxPlus-II 的使用过程，阐述了 8 位全加器的设计与实 现的相关过程，包括设计的基本原理，实现的相关细节，分析系统的重点与难点等相关技术 问题，完成 8 位全加器的全部设计，并且进行测试及分析结果。 关键词关键词： EDA（电子设计自动化） ；VHDL（硬件描述语言） 目 录 第 1 章 概 述 .6 1.1 EDA 的概念.6 1.2 EDA 的工作平台.7 第 2 章 原理图法八位全加器的设计 .8 2.1 加法器的系统分析.8 2.2 八位全加器的设计过程.8 2.3 设计过程.8 第 3 章 VHDL 语言法设计八位全加器.11 3.1 用 VHDL 语言设计半加器.11 3.2 用 VHDL 语言设计一位全加器.12 3.3 用 VHDL 语言设计八位全加器.12 结 论 .14 参考文献 .15 第 1 章 概 述 1.1 EDA 的概念 EDA 是电子设计自动化（Electronic Design Automation）的缩写，在 20 世纪 90 年代初 从计算机辅助设计（CAD） 、计算机辅助制造（CAM） 、计算机辅助测试（CAT）和计算机 辅助工程（CAE）的概念发展而来的。 EDA 代表了当今电子设计技术的最新发展方向，它的基本特征是：设计人员按照“自 顶向下”的设计方法，对整个系统进行方案设计和功能划分，系统的关键电路用一片或几片 专用集成电路（ASIC）实现，然后采用硬件描述语言（HDL）完成系统行为级设计，最后 通过综合器和适配器生成最终的目标器件，这样的设计方法被称为高层次的电子设计方法。 现在对 EDA 的概念或范畴用得很宽。包括在机械、电子、通信、航空航天、化工、矿 产、生物、医学、军事等各个领域，都有 EDA 的应用。目前 EDA 技术已在各大公司、企 事业单位和科研教学部门广泛使用。例如在飞机制造过程中，从设计、性能测试及特性分析 直到飞行模拟，都可能涉及到 EDA 技术。本文所指的 EDA 技术，主要针对电子电路设计、 PCB 设计和 IC 设计。EDA 设计可分为系统级、电路级和物理实现级。 利用 EDA 工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作 可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出 IC 版图或 PCB 版 图的整个过程在计算机上自动处理完成。现在对 EDA 的概念或范畴用得很广。包括在机械、 电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有 EDA 的应用1。 目前 EDA 技术已在各大公司、企事业单位和科研教学部门广泛使用。例如在飞机制造过程 中，从设计、性能测试及特性分析直到飞行模拟，都可能涉及到 EDA 技术。本次毕业设计 课题实现的核心技术即为 EDA 相关技术. 1.1.1EDA1.1.1EDA 技术及应用技术及应用 电子设计技术的核心就是 EDA 技术，EDA 是指以计算机为工作平台，融合应用电子技 术、计算机技术、智能化技术最新成果而研制成的电子 CAD 通用软件包，主要能辅助进行 三方面的设计工作，即 IC 设计、电子电路设计和 PCB 设计。EDA 技术已有 30 年的发展历 程，大致可分为三个阶段。70 年代为计算机辅助设计（CAD）阶段，人们开始用计算机辅 助进行 IC 版图编辑、PCB 布局布线，取代了手工操作。80 年代为计算机辅助工程（CAE） 阶段。与 CAD 相比，CAE 除了有纯粹的图形绘制功能外，又增加了电路功能设计和结构设 计，并且通过电气连接网络表将两者结合在一起，实现了工程设计。CAE 的主要功能是： 原理图输人，逻辑仿真，电路分析，自动布局布线，PCB 后分析。90 年代为电子系统设计 自动化（EDA）阶段。 EDA 技术发展迅猛，逐渐在教学、科研、产品设计与制造等各方面都发挥着巨大的作 用。在教学方面：几乎所有理工科(特别是电子信息)类的高校都开设了 EDA 课程。主要是 让学生了解 EDA 的基本原理和基本概念、鳞握用佃 L 描述系统逻辑的方法、使用扔 A 工具 进行电子电路课程的模拟仿真实验并在作毕业设计时从事简单电子系统的设计，为今后工作 打下基础。具有代表性的是全国每两年举办一次大学生电子设计竞赛活动。在科研方面：主 要利用电路仿真工具(EwB 或 PSPICE、VLOL 等)进行电路设计与仿真；利用虚拟仪器进行 产品调试；将 O)LI)FPGA 器件的开发应用到仪器设备中。例如在 CDMA 无线通信系统中， 所有移动手机和无线基站都工作在相同的频谱，为区别不同的呼叫，每个手机有一个唯一的 码序列，CDMA 基站必须能判别这些不同观点的码序列才能分辨出不同的传呼进程；这一 判别是通过匹配滤波器的输出显示在输人数据流中探调到特定的码序列；FPGA 能提供良好 的滤波器设计，而且能完成 DSP 高级数据处理功能，因而 FPGA 在现代通信领域方面获得 广泛应用。在产品设计与制造方面：从高性能的微处理器、数字信号处理器一直到彩电、音 响和电子玩具电路等，EDA 技术不单是应用于前期的计算机模拟仿真、产品调试，而且也 在 P 哪的制作、电子设备的研制与生产、电路板的焊接、朋比的制作过程等有重要作用。可 以说电子 EDA 技术已经成为电子工业领域不可缺少的技术支持。 EDA 技术在进入 21 世纪后，由于更大规模的 FPGA 和凹 m 器件的不断推出，在仿真和 设计两方面支持标准硬件描述语言的功能强大的 EDA 软件不断更新、增加，使电子 EDA 技 术得到了更大的发展。电子技术全方位纳入 EDA 领域，EDA 使得电子领域各学科的界限更 加模糊，更加互为包容，突出表现在以下几个方面：使电子设计成果以自主知识产权的方式 得以明确表达和确认成为可能；基于 EDA 工具的 ASIC 设计标准单元已涵盖大规模电子系 统及 IP 核模块；软硬件 IP 核在电子行业的产业领域、技术领域和设计应用领域得到进一步 确认；SoC 高效低成本设计技术的成熟。随着半导体技术、集成技术和计算机技术的迅猛发 展，电子系统的设计方法和设计手段都发生了很大的变化。可以说电子 EDA 技术是电子设 计领域的一场革命。传统的“固定功能集成块十连线”的设计方法正逐步地退出历史舞台， 而基于芯片的设计方法正成为现代电子系统设计的主流。作为高等院校有关专业的学生和广 大的电子工程师了解和掌握这一先进技术是势在必行，这不仅是提高设计效率的需要，更是 时代发展的需求，只有攀握了 EDA 技术才有能力参与世界电子工业市场的竞争，才能生存 与发展。随着科技的进步，电子产品的更新日新月异，EDA 技术作为电子产品开发研制的 源动力，已成为现代电子设计的核心。所以发展 EDA 技术将是电子设计领域和电子产业界 的一场重大的技术革命，同时也对电类课程的教学和科研提出了更深更高的要求。特别是 EDA 技术在我国尚未普及，掌握和普及这一全新的技术，将对我国电子技术的发展具有深 远的意义。 1.2 EDA 的工作平台 1.2.1 EDA 硬件工作平台 1.计算机 2.EDA 实验开发系统：EDA-V 1.2.2 EDA 的软件工作平台 PLD（Programmable Logic Device）是一种由用户根据需要而自行构造逻辑功能的数字集 成电路。目前主要有两大类型：CPLD(Complex PLD)和 FPGA(Field Programmable Gate Array)。它们的基本设计方法是借助于 EDA 软件，用原理图、状态机、布尔表达式、硬件 描述语言等方法，生成相应的目标文件，最后用编程器或下载电缆，由目标器件实现。生产 PLD 的厂家很多，但最有代表性的 PLD 厂家为 Altera、Xilinx 和 Lattice 公司。 我们采用了 MAX PLUS软件作为开发工具。 第第 2 章章 原理图法八位全加器的原理图法八位全加器的设计设计 2.1 加法器详细分析 原理原理： 加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式：并行进位和串行 进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器 级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数 的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 2.1.12.1.1 八位全加器说明八位全加器说明 实现进位功能，可以接受从低位进来的数据。 2.2 八位全加器的设计过程 2.2.12.2.1 设计规划设计规划 利用 EDA-型实验箱，硬件描述语言（VHDL） ，及 MAX-PLUS软件设计简单的 8 位全加器，实现功能说明中的要求。 2.2.22.2.2 设计说明 本次章节我们以原理图法来进行设计，通过半加器和一位全加器设计设计成为八位全加 器。 2.3 设计过程 2.3.1 半加器设计 1原理图设计过程： 工作原理是：S=AB+AB ; Ci+1=AB 不接受低位进来的数据 。 3效验原理图： 原理图编译完后进行仿真实验。 4将设计保存，并将文件设为模块（本实验内名为 bjq） 2.3.2 一位的全加器设计 1.原理图设计： 工作原理：FiAiBiCi ， Ci1AiBiBiCiCiAi。 电路图如下： 3 进行波形仿真实验后得到如下波形图： 在此图中我们可以看出此设计准确无误，我们将整个设计电路输入到实验箱中 的处理器内进行实际测验。在实验箱上进行测试，能实现预期的功能，没有问题存 在。进行多次仔细的观察没有问题。 4 把整个设计项目进行保存，将文件设为模块（本课程中为 qjq） 233 八位全加器设计八位全加器设计 1原理图设计过程 2测验原理图的正确性： 仔细的看过图，没有问题。 原理图编译完后，将设计电路输入到实验箱中的处理器中进行仿真实验。 得到如下波形图： 在此图中可以看出设计准确无误，我们把设计好的电路输入到实验箱进行测验。对 波形图进行多次仔细的观察，没有发现问题，八位全加器没有问题。 4. 为了确保本次课程设计的正确性，再次进行了多次测试。 第第 3 3 章章 VHDLVHDL 语言法设计八位全加器语言法设计八位全加器 3.1 半加器（VHDL 语言编译） 其代码如下：（VHDL 语言）：LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (a,b:IN STD_LOGIC; co,so:OUT STD_LOGIC); END ENTITY h_adder; ARCHITECTURE fh1 OF h_adder is BEGIN sobin,co=d,so=e); u2:h_adder PORT MAP(a=e,b=cin,co=f,so=sum); us:or2a PORT MAP(a=d,b=f,c=cout); END ARCHITECTURE fd1; 3.3八位全加器（VHDL 语言） 代码如下：LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY b_adder IS PORT (a1,a2,a3,a4,a5,a6,a7,a8:IN STD_LOGIC; b1,b2,b3,b4,b5,b6,b7,b8:IN STD_LOGIC; h1,h2,h3,h4,h5,h6,h7,h8,jw:OUT STD_LOGIC); END ENTITY b_adder; ARCHITECTURE fd1 OF b_adder IS COMPONENT h_adder PORT(a,b:IN STD_LOGIC; co,so:OUT STD_LOGIC); END COMPONENT; COMPONENT f_adder PORT (ain,bin,cin:IN STD_LOGIC; cout,sum:OUT STD_LOGIC); END COMPONENT; SIGNAL d1,d2,d3,d4,d5,d6,d7,d8:STD_LOGIC; BEGIN u1:h_adder PORT MAP(a=a1,b=b1,co=d1,so=h1); u2:f_adder PORT- MAP(ain=a2,bin=b2,cin=d1,sum=h2,cout=d2); u3:f_adder PORT- MAP(ain=a3,bin=b3,cin=d2,sum=h3,cout=d3); u4:f_adder PORT- MAP(ain=a4,bin=b4,cin=d3,sum=h4,cout=d4); u5:f_adder PORT- MAP(ain=a5,bin=b5,cin=d4,sum=h5,cout=d5); u6:f_adder PORT- MAP(ain=a6,bin=b6,cin=d5,sum=h6,cout=d6); u7:f_adder PORT- MAP(ain=a7,bin=b7,cin=d6,sum=h7,cout=d7); u8:f_adder P