FPGA VHDL4位全加器

FPGA原理及应用实验报告(4)标题用用例语句设计4位全加器学校专业贸易西方人名的第一个字学校编号教师2015年10月-12月1.实验目的(1)进一步熟悉和掌握Qartus II的用法；(2)进一步掌握FPGA实验盒的使用方法；(3)学习和掌握电路原理图的设计过程；(4)加深对顶层设计概念和电路构造方法的理解2.实验内容利用Qartus II的组件库，以组件图的方式设计了具有4位全加器功能的程序，并利用现场可编程门阵列实验盒对程序进行了下载和验证。3.实验条件软件开发：Qartus II 8.0实验设备：现场可编程门阵列实验盒提议的芯片：alteraeep 3c55f484c84.试验设计1)系统原理构造多位加法器有两种方法：并行进位和串行进位。该并行进位加法器具有并行进位生成逻辑，运算速度快。串行进位模式是将全加器级联成一个多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，具有相同位数的并行加法器和串行加法器之间的资源占用差异将变得越来越大。四位全加器可以将两个多位二进制数相加，同时产生进位。当两个二进制数相加时，当高位相加时，必须加上低位进位项(Ci)，以获得和(S)和进位(C0)的输出。a(0)b(0)s(0)cina(1)b(1)s(1)a(2)b(2)s(2)a(3)b(3)s(3)标准输出标准输出标准输出标准输出cincincin0其中，CIN代表输入进位，COUT代表输出进位，输入A和B分别代表加数和求和。输出总和=CIN，当总和大于255时，COUT设置为“1”。示意图如下图4-1所示。图4-1 4位全加器原理图2)程序代码图书馆。使用电气和电子工程师协会。标准逻辑1164。全部；使用电气和电子工程师协会。标准逻辑算术。全部；使用电气和电子工程师协会。标准逻辑无符号。全部；1位全加法器设计端口(a、b、cin:IN STD _ LOGICs，cout:OUT标准逻辑)；结束地址1。加法器1的体系数据流用数据流设计1位全加器信号tmp:STD _ LOGIC-ab tmp开始tmp=10 ns后的异或b；s=10纳秒后的CIN；20纳秒后，计数=(a和b)或(tmp和CIN)；结束数据流；图书馆。使用电气和电子工程师协会。标准逻辑1164。全部；使用电气和电子工程师协会。标准逻辑算术。全部；使用电气和电子工程师协会。标准逻辑无符号。全部；4位全加法器设计端口(a，b : in STD _ LOGIC _ VECTOR(3 DOWNTO 0)；cin:IN标准逻辑；s:OUT输出标准逻辑向量(3 DOWNTO 0)；输出标准逻辑)；结束地址4。加法器4IS的体系结构结构化描述型4位全加器的设计COMPONENT adder1端口(a、b、cin:IN STD _ LOGICs，cout:OUT标准逻辑)；最终组件；信号x，y，z:STD _ LOGIC对于u1、u2、u3、u4:adder1，使用实体工程add 1(数据流)；开始u1:adder1端口映射(a(0)，b(0)，cin，s(0)，x)；u2:adder1端口映射(a(1)，b(1)，x，s(1)，y)；u3:adder1端口映射(a(2)，b(2)，y，s(2)，z)；u4:adder1端口映射(a(3)，b(3)，z，s(3)，cout)；终端结构；3)电路波形图项目编译后，必须模拟和测试其功能和时序属性。下图所示为模拟后的波形，满足原设计要求。如图3-4所示。图4-2模拟后的4位全加器波形4)引脚锁定和硬件测试为了验证全加器的硬件，其输入信号应锁定在芯片确定的引脚上，编译并下载。它锁定输入信号和输出信号。图3-5全加器的引脚锁定5)下载编译文件编译文件的下载结果如图3-6所示。图3-6全加器编译器文件的下载5.实验结果实验箱L8L1中的八个开关用作输入信号的高电平和低电平。通过打开和关闭可编程门阵列实验盒上的发光二极管显示模块的一个二极管来测试进位信号，并且发光二极管数码管显示各个位相加的最终值。实验箱演示示意图如图3-