基于FPGA的数字频率计的设计

课课 程程 设设 计计 说说 明明 书书 课程设计名称：课程设计名称： EDA 技术课程设计 题题 目：目： 数字频率计电路设计 学学 生生 姓姓 名：名： 指指 导导 教教 师：师： 卿 朝 进 日期：2011 年 5 月 30 日 摘要摘要: 频率计具有数字频率计是直接用十进制来显示被测信号频率的一种测量装置。 本设计用 Verilog HDL 在 CPLD 器件上实现数字频率计测频系统，能够用十进制数码显 示被测信号的频率，能够测量正弦波、方波、三角波等信号的频率，而且还能对其他 成绩 多种物理量进行测量。具有体积小、可靠性高、功耗低的特点。数字频率计是计算机、 通讯设备、音频视频等科研生产领域不可缺少的测量仪器。基于测频原理及 FPGA 的设 计思想,给出了一种新型数字测频系统的设计方案,系统采用 Verilog HDL 语言,运用自 顶向下的设计思想,采取将系统按功能逐层分割的层次化设计方法。在具体实现上,以 FPGA 为中央处理器对被测频率信号进行周期采样,通过调用 Quartus II 的宏功能模块 进行占空比计算。 关关键词键词： ：FPGA 芯片、Verilog HDL 语言、数字频率计、数字频率计原理图、Quartus II 软件。 Abstract: The frequency meter with digital frequency meter is directly in the decimal to display the measured signal of the frequency of a measuring instrument. This design in CPLD device with Verilog HDL on its digital frequency meter frequency measurement system, to be able to use the decimal digital display measured the frequency of the signal, able to measure the sine wave, square wave, triangle wave and the frequency of the signal, but also to other a variety of physical quantity measurement. The advantages of small size, high reliability, low power consumption characteristics. Digital frequency plan is a computer, communication equipment, audio video in scientific research production field indispensable measuring instrument. Based on frequency measurement principle and FPGA design thought, this paper presents a new digital frequency measurement system, the design of the system Verilog HDL language, using the top-down design thought, system function will take according to the division of the step by step a hierarchical design method. In the specific implementation, with FPGA for central processor to be measured frequency signal sampling period, by calling the macro Quartus II module occupies emptiescompared calculation. Keywords: the FPGA chip, Verilog HDL language, digital cymometer, the digital cymometer account principle diagram and Quartus II software. 目录目录 1 1、EDAEDA 技术的介绍和发展技术的介绍和发展.3 1.1EDA 技术的介绍.3 1.2 EDA 技术的发展.3 1.3 EDA 技术的发展趋势.4 2 2、总体方案设计、总体方案设计.5 2.1 设计方案比较.5 2.2 方案论证.6 2.3 方案选择.7 3 3、单元模块设计、单元模块设计.8 3.1 电源电路.8 3.2 时基电路.9 3.3 复位电路.9 3.4 数码管显示电路.9 3.5 特殊器件的介绍（EPF10K10LC84-4）.10 5 5 软件设计软件设计.12 5.1 设计原理 .12 5.2 部分模块设计原理 .12 5.2.1 分频器模块设计.12 5.2.2 二进制计数器模块.13 5.2.3 数码管驱动显示模块.14 5.3 软件设计结构图 .16 5.4 设计流程框图 .16 5.5 软件编写流程图：.17 6 6 系统调试系统调试.18 6.1 分频电路仿真波形.18 7 7、总结、总结.19 7.1 设计小结.19 7.2 设计改进.19 7.3 致谢 .20 8 8 、参考文献、参考文献.21 1 1、EDAEDA 技术的介绍和发展技术的介绍和发展 1.1EDA1.1EDA 技术的介绍技术的介绍 EDA 是电子设计自动化（Electronic Design Automation）缩写，是 90 年代初从 CAD（计算机辅助设计） 、CAM（计算机辅助制造） 、CAT（计算机辅助测试）和 CAE（计 算机辅助工程）的概念发展而来的。EDA 技术是以计算机为工具，根据硬件描述语言 HDL（ Hardware Description language）完成的设计文件，自动地完成逻辑编译、化 简、分割、综合及优化、布局布线、仿真以及对于特定目标芯片的适配编译和编程下 载等工作。 硬件描述语言 HDL 是相对于一般的计算机软件语言，如：C、PASCAL 而言的。HDL 语言使用与设计硬件电子系统的计算机语言，它能描述电子系统的逻辑功能、电路结 构和连接方式。设计者可利用 HDL 程序来描述所希望的电路系统，规定器件结构特征 和电路的行为方式；然后利用综合器和适配器将此程序编程能控制 FPGA 和 CPLD 内部 结构，并实现相应逻辑功能的的门级或更底层的结构网表文件或下载文件。目前，就 FPGA/CPLD 开发来说，比较常用和流行的 HDL 主要有 ABEL-HDL、AHDL 和 VHDL。 1.21.2 EDAEDA 技术的发展技术的发展 EDA 技术的发展经历了一个由浅到深的过程。二十世纪 70 年代，随着中小集成电 路的开发应用传统的手工制图设计印刷电路板和集成电路的方法已无法满足设计精度 和效率的要求，因此工程师们开始进行二维平面图形的计算机辅助设计，以便解脱复 杂 机械的版图设计工作，这就产生了第一带 EDA 工具。 到了 80 年代，为了适应电子产品在规模和制作上的需要，应用出现了计算机仿真 和自动布线为核心技术的二代 EDA 技术。其特点是以软件工具为核心，通过这些软件 完成产品开发的设计、分析、生产、测试等各项工作。 1.31.3 EDAEDA 技术的发展趋势技术的发展趋势 从目前的 EDA 技术来看，其发展趋势是政府重视、使用普及、应用文泛、工具多 样、软件功能强大。 在信息通信领域，要优先发展高速宽带信息网、深亚微米集成电路、新型元器件、 计算机及软件技术、第三代移动通信技术、信息管理、信息安全技术，积极开拓以数 字技术、网络技术为基础的新一代信息产品，发展新兴产业，培育新的经济增长点。 要大力推进制造业信息化，积极开展计算机辅助设计(CAD)、计算机辅助工程(CAE)、 计算机辅助工艺(CAPP)、计算机机辅助制造(CAM)、产品数据管理(PDM)、制造资源计 划(MRPII)及企业资源管理(ERP)等。有条件的企业可开展“网络制造” ，便于合作设计、 合作制造，参与国内和国际竞争。开展“数控化”工程和“数字化”工程。自动化仪 表的技术发展趋势的测试技术、控制技术与计算机技术、通信技术进一步融合，形成 测量、控制、通信与计算机(M3C)结构。在 ASIC 和 PLD 设计方面，向超高速、高密度、 低功耗、低电压方向发展。 EDA 技术发展迅猛，完全可以用日新月异来描述。EDA 技术的应用广泛，现在已涉 及到各行各业。EDA 水平不断提高，设计工具趋于完美的地步。EDA 市场日趋成熟，但 我国的研发水平沿很有限，需迎头赶上。 2 2、总体方案设计、总体方案设计 2.12.1 设计方案比较设计方案比较 方案一：设计一个 3 位的十进制数字频率计，其测量范围为：01MHz 量程分 10KHz，100KHz 和 1MHz3 档（最大读书分别为 99.9KHz，9.99KHz，999KHz） 。 量程自动转换规则如下 1、当读书大于 999KHz 时，频率计处于超量程状态，此时显示器发出溢出指示 （各位均显示 E）下一次测量时，量程自动增大一档。 2、当读数小于 0.99KHz 时，频率计处于欠量程状态。下一次测量时，量程自 动减小一档。显示方式如下：设计步骤初步方案 控 制 器 显示电路 分 频 器 闸门 计数器 锁存器 校时 校分 起停 图 2.1 原理框图 频率计由控制器、分频器、闸门、计数器、锁存器和显示电路几部分组成各部分的作 用简述如下 控制器：是频率计的核心它能根据外围部件的状态发出相应的控制信号是的系统可以 正常运转 分频器：分频器将标频信号分成一系列较低频率的信号作为测量的时基信号送入闸门 被测信号 分频器是为了扩展频率测量的范围，在有限的数码管上提高显示精度 闸门：闸门可用来根据被测频率的高低选择相应的时基信号已 3 达到较好的测量精度 计数器：计数器的作用是对一个闸门信号中的被测信号脉冲数进行计数，计数结果即 为被测频率对所选时间的相对值 锁存器：用来锁存计数结果 显示电路：使频率值在数码管上显示方便读数 方案二：测周法数字频率计框图如图2.2 所示。测量周期法用一句话概括，就 是在被测信号周期时间内对一基准脉冲进行计数。其原理如图所示。被测信号经放 大整形后变成方波脉冲，经过分频之后控制主门开放时间，此时由晶体振荡器输出 标准时钟脉冲。在主门开放时间内对标准时钟计数，再与时标相乘就得到被测信号 的脉冲。把周期信号转换成频率，再通过译码电路输出到数码管显示。为了提高测 量的准确度，可以利用周期倍乘的方法减小量化误差。 晶振分频主门 放大整形分频 门控 计 数 周期转频率 七段译码 数码管显示 图 2.2 测周法数字频率计框图 2.22.2 方案论证方案论证 上面两种方案都能够达到设计目的。都有其优点和缺点，下面进行论证。 方案一：测频法测量。就是用计数器计算 1S，1mS，1US 内输入信号周期的个数。 原理简单明了，用 Verilog HDL 语言编写实现系统功能，其实现电路也比较简单，仅 用 FPGA 芯片加上外围电路，如晶振电路，复位电路，JTAG 下载电路，电源电路等就可 以实现系统数字频率计的功能！但如果要做成实物的话，在测量低频时频率的量化误 差就会对测量精度产生严重影响，此时应该采用测周期法间接测量频率。 方案二：测周期法数字频率计。就是用计数器计算被测信号一个周期时间内的标 准时钟脉冲，即得到周期，再转换成频率。是一种间接测量频率的方法，要比频率测 量法复杂一些，但是在测低频的时候用测周法可以有效减小量化误差，增加测量精度。 除了计数的对象不同之外，此法与测频法几乎无差别。用此方案形成测量系统也比较 简单，是常用的测量频率的方法之一。 2.32.3 方案选择方案选择 由于我们我们第一次进行 EDA 设计，知识和经验都不丰富。第一种方案原理简单 明了而且很容易实现，第二种方案原理较为复杂涉及到周期与频率之间的转换和数据 的处理，增加了设计难度，也不利于节约成本。所以，我们决定采用第一种方案即直 接测频法数字频率计。 3 3、单元模块设计、单元模块设计 本设计由现场可编程门矩阵（FPGA）作为控制芯片，通过 VreilogHDL 硬件描述语 言设计，运用自顶而下的设计思想，按功能逐层分割实现层次化的设计。下面就电源 电路，时基电路，放大整形电路以及扩展电路中的参数计算以及元器件的选择进行说 明。 3.13.1 电源电路电源电路 电源电路主要是为系统提供电源，因为 FPGA 需要 3.3V、和 1.2V 故整个系统用 3.3V， 5V 电源由可调式直流稳压温流电源输出，经过 1117 降压成 3.3V 和 1.5V 共 FPGA 系 统使用 LM1117 是一个低压差电压调节器系列。其压差在 1.2V 输出，负载电流为 800mA 时为 1.2V。它与国家半导体的工业标准器件 LM317 有相同的管脚排列。 LM1117 有可调电压的版本，通过 2 个外部电阻可实现 1.2513.8V 输出电压范围。另 外还有 5 个固定电压输出（1.8V、2.5V、2.85V、3.3V 和 5V）的型号。 LM1117 提供 电流限制和热保护。电路包含 1 个齐纳调节的带隙参考电压以确保输出电压的精度在 1%以内。LM1117 系列具有 LLP、TO.263、SOT.223、TO.220 和 TO.252 D.PAK 封 装。输出端需要一个至少 10uF 的钽电容来改善瞬态响应和稳定性，在我们的设计中使 用了 9 个 104 的瓷片电容用以滤除纹波使得输出更加平滑。 图 3.1 +5V 电源电路图 3.23.2 时基电路时基电路 时基电路的作用主要是产生一个标准的时间信号（高电平持续一秒） ，由 50M 的晶 振产生时钟信号供系统使用，3.3V 电源电压对其供电。 图 3.2 时基电路 3.33.3 复位电路复位电路 主要产生一个持续的高电平电压，作为复位的脉冲。 图 3.3 复位电路 3.43.4 数码管显示电路数码管显示电路 显示电路由 3 位数码管组成可以分别显示频率的百位、十位、个位 图 3.4 数码管显示接口 3.53.5 特殊器件的介绍特殊器件的介绍（EPF10K10LC84-4EPF10K10LC84-4） 图 3.5 EPF10K10LC84-4 器件的管脚图注 EPF10K10LC84-4 属于 Altera 公司的 FLEX10K 系列，总共有 84 个管脚。其工作电 压为五伏。由于是 FPGA 结构，所以其内部采用查找表结构。在 FPGA 逻辑块中，除了 有查找表之外，一般还包含触发器等电路，加入触发器的作用是将查找表输出的值保 存起来，用以实现时序逻辑电路，也可以去掉触发器，以实现组合逻辑功能。其输出 端一般还加一个三态缓冲器，以便输出更灵活。 4 4、最小系统、最小系统原理原理 图 4-1 电路原理图 本设计的电路实现是基于 FPGA 最小系统原理图，再配以所需的外设。最小系统设计 包含了时钟产生电路模块、程序下载配置电路模块、电源电路模块，通过连线将各个 模块进行连接成最小系统。将外设与最小系统进行合理正确连接，即可实现本设计的 电路原理要求。 5 5 软件设计软件设计 5.15.1 设计原理设计原理 本数字频率计核心部分由 EDA 软件 Quartus II 进行设计，综合，仿真，下 载。具体步骤如下： 1）用 Verilog HDL 设计出各个部分模块，并对各个模块进行仿真测试。 2）将 Verilog 语言程序综合生成功能模块图，根据要求连接好各个模块，并进行 综合和总体仿真。 3)根据需求选择相应的芯片，对其进行引脚分配，以便于将 Verilog 实现的数字 频率计下载到相应的芯片上。 数字频率计核心部分完成后，用 Altium Designer winter09 完成数字频率计系 统电路的设计和绘制。 5.25.2 部分模块设计原理部分模块设计原理 本数字频率计核心主要分为 3 个单元模块，它们分别是：分频模块、计数器模块、 数码管显示模块。各单元模块功能及相关电路的具体说明如下。 5.2.15.2.1 分频器模块设计分频器模块设计 分频器模块的具体功能： 输入信号：B_clock 实验平台上的 4MHz 时钟信号 输出信号：CLKDIV2 输出 1Hz，1KHz，2MHz 标准信号 逻辑功能：对输入信号进行二分频，提供测频控制信号发生器所需要的 1Hz 标 准输入信号 module Frequency_div(B_clock,To_1Hz,To_1KHz,To_1MHz); input B_clock; output reg To_1Hz,To_1KHz,To_1MHz; integer count0=0; always (posedge B_clock) begin f1Mhz = f1Mhz; count0=count0+1; if(count0%400=0)begin To_1KHz,= To_1KHz,; end if(count0 = 40000) begin To_1Hz = To_1Hz; count0 = 0; end end endmodule 5.2.25.2.2 二进制计数器模块二进制计数器模块 具体功能: 输入信号： CLK 输入时钟触发信号。 输出信号：data_out9:0 逻辑功能：当输入时钟为高电平时计数，CLK 位输入时钟变量 Verilog 源代码: module F_count(CLK,In_1Hz,In_1KHz,In_1MHz,dp_1h,dp_1k,dp_1M,F_value); input CLK, In_1Hz,In_1KHz,In_1MHz; output reg dp_1h,dp_1k,dp_1M; output reg9:0 F_value; reg wire_1; initial begin wire_1 = 1b0; end always (posedge CLK) begin if(F_value 999) begin F_value = F_value + 1; Dp_1k = 1b1; end F_value = 0; if(F_value 999) begin F_value = F_value +1; dp_1h = 1b0; dp_1k = 1b1; end F_value = 0; if(F_value 999) begin dp_1k = 1b0; dp_1M = 1b1; end end endmodule 5.2.35.2.3 数码管驱动显示模块数码管驱动显示模块 具体功能: Verilog 源代码: module dispselect(clk,disp_select,Q); output 5:0 Q; output 2:0 disp_select; input clk; reg 5:0 Q; reg 2:0 disp_select; always (posedge clk) begin if(disp_select 3b101) disp_select = disp_select + 3b1; else disp_select = 3b0; case(disp_select) 3b000: Q = 6b100000; 3b001: Q = 6b010000; 3b010: Q = 6b001000; 3b011: Q = 6b000100; 3b100: Q = 6b000010; 3b101: Q = 6b000001; default: Q = 6b000000; endcase end endmodule 5.35.3 软件设计结构图软件设计结构图 控制器 分 频 器 闸 门 计数 器锁 存 器 显 示 电 路 0.1S 0.01s 0.001S 1S reset 频率溢出 计数值 超量程 欠量程 图 5.1 数字频率计设计结构图 5.45.4 设计流程框图设计流程框图 Quartus 原理图设计：主要完成数字频率计核心系统的原理图设计和仿真测试。 子模块 Verilog 设 计 子模块 综合，仿真 模块连接， 形成系统原 理图 整体综合， 仿真，测 试 配置芯片引 脚，下载 图 5.2 数字频率计 Quartus 设计流程图结构图 Altium Designer winter09 电路原理图设计：完成整个数字频率计及外围电路 的原理图设计 小数点 画出芯片 原理图 芯片选择配 置 子电路图 设计 连接芯片 和子电路 检查错误， 完成设计 图 5.3 数字频率计系统 Altium Designer winter09 设计流程图 5.55.5 软件编写流程图：软件编写流程图： 待命状态 初始化量程时基 0.01s 测频计数 显示频率值 量程升一档 量程合适时基=0.01S 时基降一档 显示超量程 6 6 系统调试系统调试 6.16.1 分频电路仿真波形分频电路仿真波形 通过 QuartusII 软件，我们进行了仿真，其仿真波形如下图：由于仿真软件的局限 性 f1hz 和 f1khz 波形无法观察到 图 6-1 分频模块电路的仿真波形 由设计要求可知，在时钟频率下我们对被测信号的周期进行了测量经过计算可以 得到它的频率值由 data_out 输出。同时还有频率的量纲 dp 让我们可以直观的读出频率 值在 QuartusII 软件中利用硬件描述语言描述电路后，用 Quartus II 生成的对应的电 路图如下所示： 7 7、总结、总结 7.17.1 设计小结设计小结 这次课程设计是 EDA 设计，设计过程中使用 Verilog HDL 语言对硬件进行描述， EDA 是电子设计自动化，和我们去年的电子设计有所不同，EDA 设计重在程序的编写和 软件的仿真，对于程序的编写我还存在很多问题，每次编译时都会出现很多错误，通 过和同学讨论、交流，有的地方仍然存在问题，只好向老师求教，在指导老师的帮助 下我们组终于完成了本次 EDA 课程设计：数字频率计。 虽然我们学了 EDA 这门课，但由于课时太短，要讲解