数字系统设计与PLD应用答案

1.7、(1)算法模型(2)数据处理部(框图)2.10、2.17、流水线动作结构： ts1=18 * 100 (256-1 ) * 100=2. 73 * 104 (ns )序列算法结构： TS2=256*18*100=4.608*105(ns )显然流水线的操作时间很短。当系统输入数据流中的要处理的数据元素的数目为m时，流水线计算算法的结构针对各元素计算总计l级，并且如果各级的经过时间为，则流水线计算算法的计算时间如下T=L (m-1) 构造顺序算法(或并行算法)所需的执行时间是ml2.30、(1).DFF状态代码a-000b-001c-010d-011e-100输出：(2)“一对一”状态分配子表格：NS系列PS系列输入条件a.aa.az轴c.cxex乙组联赛a.ac.c乙组联赛c.cd.d乙组联赛z轴ed.d-是e激励方程：输出：3.2、尝试了全减法器的算法描述和数据流描述真值表：xybid.dbo0000000111010110110110010101001100011111x被减数y减数bi从低位向本位借贷d差bo从本位向高位借贷库存IEEE；USE IEEE.Std_Logic_1164.ALL；ENTITY full_sub IS端口(x，y，bi : IN Std_Logic；d，bo : OUT Std_Logic；END full_sub；演算法说明：arichitechturealg _ fsoffull _ subis二进制流程(x，y，bi )BEGINif (x=0Andy=0andbi=0orx=1Andy=0andbi=1orx=1Andy=1andbi=0) thenbo=0； d=0elsif (x=1Andy=0andbi=0) thenbo=0； d=1elsif (x=0Andy=1andbi=1) thenbo=1； d=0ELSEbo=1； d=1结束if；结束流程c 1；END alg_fs；数据流说明： (d=x-y-Bibo=xybiy bi )arichitecturedataflow _ fsoffull _ subisBEGINd=x XOR y XOR bi；bo=(NOT x AND y) OR (NOT x AND bi )OR (y AND bi )END dataflow_ha；3.4、(1) .十进制-BCD编码器在输入、输出均为低电平时有效。库存IEEE；USE IEEE.Std_Logic_1164.ALL；实体编码器is端口(a : instd _ logic _ vector )b : out STD _ logic _ vector (3down to0)；结束编码器；architecture beh _ encoderofencoderisBEGINWITH a SELECT公司b=“0110” WHEN“”“0111” WHEN，“1000” WHEN， 1001” WHEN ，“1010” WHEN，“1011” WHEN，“1100” WHEN，“1101” WHEN，“1110” WHEN， 1111” WHEN ，“0000” WHEN OTHERS；END beh_encoder；补充：优先编码器库存IEEE；USE IEEE.Std_Logic_1164.ALL；实体编码器is端口(a : instd _ logic _ vector )b : out STD _ logic _ vector (3down to0)；结束编码器；architecture beh _ encoderofencoderisBEGINWITH a SELECT公司b=0110when0xxxxxxxxx是“0111” WHEN “10XXXXXXXX”是“1000” WHEN “110XXXXXXX”是“1001” WHEN “1110XXXXXX”是“1010” WHEN “11110XXXXX”是“1011” WHEN “XXXX”“1100” WHEN “XXX”是“1101” WHEN “XX”是“1110” WHEN “X”是 1111” WHEN ，“0000” WHEN OTHERS；END beh_encoder；(2) .时钟RS触发器。库存IEEE；USE IEEE.Std_Logic_1164.ALL；实体clk _ RS _ ff is端口(r，s，cp:IN Std_Logic； q，NQ :缓冲器STD _ logic；END clk_rs_ff；architecture beh _ clkrsffofclk _ RS _ ffisBEGINassert not (r=1and s=1 )report controlerror severity error；流程(r，s，cp )BEGINifscp=1thenq=s or (不与q )nq=NOT(s OR (NOT r AND q ) )结束if；结束流程；结束beh _ clkrsff；(3) .具有复位侧、置位侧、延迟为15ns的响应CP的下降沿的JK触发器。库存IEEE；USE IEEE.Std_Logic_1164.ALL；实体JK _ ff is通用(tpd : time :=15 ns )FORT (r，s，j，k，cp:IN Std_Logic； q、nq:BUFFEER Std_Logic；END jk_ff；ARCHITECTURE beh_jkff OF jk_ff ISBEGINASSERT NOT(r=0 AND s=0)report controlerror severity error；流程(r，s，cp )BEGINIFR=0thenq=0after tpd； NQ=1after tpd；elsifs=0thenq=1after tpd； NQ=0after tpd；elsif (CPeventandcp=0) thenq=j AND nq OR NOT k AND q AFTER tpd；NQ=not (jandnqornotkandq ) after tpd；结束if；结束流程；END beh_jkff；(4) .统一计数器74161。库存IEEE；USE IEEE.Std_Logic_1164.ALL；USE IEEE.Std_Logic_Unsigned.ALL；实体计数器16 is端口(Cr、ld、cp、ctt、ctp : IN Std_Logic；d : instd _ logic _ vector (3down to0)q :缓冲器STD _ logic _ vector (3下载到0 )co :OUT Bit；结束计数器16；architecture behav _ CTR 16关闭计算机16 isBEGIN流程(Cr，cp )BEGINifcr=0thenq=“0000”；elsif (CPeventandcp=1) thenifld=0thenq=d；elsif (CTT=1and CTP=1) thenIF q=“1111” THENq=“0000”；ELSEq=q “0001”；结束if；结束if；结束if；结束流程；co=1when (q=1111and CTT=1) else0END beh_ctr16；(5)集成移位寄存器74194。库存IEEE；USE IEEE.Std_Logic_1164.ALL；实体SRG is端口(Cr，cp : IN Std_Logic；d : instd _ logic _ vector (3down to0)sl，sr: IN Std_Logic；m : instd _ logic _ vector (1down to0)q :缓冲器STD _ logic _ vector (3下载到0 )；END srg；ARCHITECTURE behav_srg OF srg ISBEGIN流程(Cr，cp )BEGINIF cr=0 THENq=“0000”； -异步复位elsif (CPeventandcp=1) thenCASE