实验四串口接收模块电路设计

实验四串行接收模块的电路设计首先，实验的目的：1.熟练使用ISE设计工具。2.理解串口传输协议。理解“自顶向下”设计和模块分解的方法。3.在ISE中，采用Verilog HDL设计串口接收模块，完成仿真和下载。二、原理分析(一)串口传输协议概述异步串口通信通用异步收发器是一种典型的异步串口通信，简称UART。串行通信时序如图1所示。图1通用异步收发时序图从图1可以看出，当没有数据传输时，通信线路将总是处于高电平，即逻辑1状态。当有数据传输时，数据帧以起始位开始，以停止位结束。起始位为低电平，即逻辑0状态；停止位为高，即逻辑1状态，其持续时间可以是1位、1.5位或2位(在本设计中选择1位持续时间)。在接收到停止位之后，接收端知道已经发送了一帧数据，并改变到等待数据接收状态；只要再次接收到0状态，它就是新数据帧的开始状态。数据帧的低位(LSB)和高位(MSB)在彼此之前。根据不同的编码规则，数据位可以是5位、6位、7位或8位(本设计中的数据位位于8位)。校验位也可以选择为奇数校验、偶数校验或无校验(本设计中不需要校验位)。(2)串行时序分析“波特率”常用来表示串口通信中的串口传输速率，常用的参数有9600 bps和bps等。从硬件传输的角度来看，波特率表示传输一位数据所需的时间。例如，波特率为9600 bps，一位数据的传输时间为1/9600=0.s。如果现场可编程门阵列系统时钟为20HZ，一位数据传输时间相当于(1/9600)/(1/20M)=2083 20HZ时钟周期。设置一帧数据位=1(起始位)8(数据位)1(校验位)1(结束位)=11位，因此一帧数据的传输时间为11 * 1/9600=0.s。为了稳定地采集串口数据帧的数据，有必要在每个数据的“中间时间”进行采样。因此，有必要在每个数据开始时对时钟进行计数。如果系统时钟为20MHZ，当计数达到2083/2=1042时，此时的值将被采样。三、系统分析：为了实现串口接收电路，FPGA应该完成：1.及时找到数据传输的起点，判断每一位的起点。2.根据“数据位中间采样”的要求，确定采样时间。3、将采样得到串行数据转换成并行数据。4.在下载板上显示并行数据。本实验参数：串口传输数据速率9600bps，每帧11位。按照“自上而下”的设计思想，系统分为以下五个子模块：1.帧开始监控模块(检测模块)输入端口：串行输入数据RX_Pin_In，系统时钟CLK，复位信号RSTn，当RSTn=0时，系统复位。输出端口：H2L_Sig参考代码：模块检测模块(CLK、RSTn、RX引脚输入、H2L信号)；输入CLK；输入RSTn输入RX _引脚_输入；输出H2L _ Sigreg H2L _ F1reg H2L _ F2永远(时髦的CLK或时髦的RSTn)如果(！RSTn)开始H2L _ F1=1b1H2L _ F2=1b1目标其他开始H2L _ F1=RX _引脚_输入；H2L _ F2=H2L _ F1目标分配H2L_Sig=H2L_F2！H2L _ F1结束模块2.数据位中心定位模块(rx_bps_module)输入端口：系统时钟clock；复位信号RSTn，当RSTn=0时，系统复位；当Count_Sig=1时，数据位有效信号Count_Sig表示有效位传输。输出端口：BPS_CLK，当计数到每一位的中间位置时，BPS_CLK=1，表示信号采集时间已到，否则不进行信号采集。如果系统时钟设置为20MHZ，参考代码如下：模块rx_bps_module(CLK、RSTn、计数_Sig、BPS _ CLK)；输入CLK；输入RSTn输入计数_签名；产出CLK；注册11:0计数_ BPS永远(时髦的CLK或时髦的RSTn)如果(！RSTn)计数_ BPS=12d0否则，如果(计数_BPS=12d2082)计数_ BPS=12d0否则，如果(计数_签名)计数_BPS=计数_ BPS 1b1其他计数_ BPS=12d0分配BPS_CLK=(计数_BPS=12d1041)？1b1 : 1b0结束模块3.数据加载模块(rx_control_module)输入端口：系统时钟CLK，复位信号RSTn，当RSTn=0时，系统复位当H2L_Sig=1时，帧开始信号H2L_Sig指示帧信号的开始；串行端口数据输入信号：RX _引脚_输入。比特中心定位信号：BPS_CLK，串行端口接收使能信号RX_En_Sig。当RX_En_Sig=1时，系统正常工作。无论如何都不会收到任何数据。输出端口：串口数据帧开始确认信号：Count_Sig。当Count_Sig=1时，表示串行端口输入帧的开始时间，持续一个系统时钟周期。已加载的串行端口数据：接收数据，位宽为8位串行端口数据接收结束信号：RX_Done_Sig。当RX_Done_Sig=1时，表示已接收到一帧串行端口数据。参考代码：模块rx_control_module(CLK、RSTn、H2L_Sig、RX_Pin_In、BPS_CLK、RX_En_Sig、计数_签名、接收_数据、接收_完成_签名)；输入CLK；输入RSTn输入H2L _ Sig输入RX _ En _ Sig输入RX _引脚_输入；输入BPS _ CLK；输出计数_签名；输出7:0接收数据；输出接收完成信号；reg:0I；reg7:0rData；reg isCountreg isDone永远(时髦的CLK或时髦的RSTn)如果(！RSTn)开始i=4d0。rData=8d0。isCount=1b0。isDone=1b0。目标否则如果(RX_En_Sig)案例(I)4d0 :如果(H2L_Sig)开始i=i 1b1isCount=1b1。目标4d1 :如果(BPS_CLK)开始i=i 1b1目标4d2，4d3，4d4，4d5，4d6，4d7，4d8，4d9 :如果(BPS_CLK)开始i=i 1b1rDataI-2=RX _引脚_输入；目标4d10 :如果(BPS_CLK)开始i=i 1b1目标4d11 :如果(BPS_CLK)开始i=i 1b1目标4d12 :begin i=i 1b1isDone=1b1。isCount=1b0。目标4d13 :开始i=1b0isDone=1b0。目标endcase分配计数_签名=计数；分配RX _数据=rData分配RX _ Done _ Sig=isDone结束模块该代码采用有限状态机模式。如果系统在监控串行端口数据帧的开始时有效地接收到使能信号，串行端口输入的几个阶段被扩展：帧开始、有效帧数据接收、帧校验比特接收、帧结束比特接收、帧结束接收和帧开始状态反转。4.显示组件输入端口：总和，从串行端口接收的一帧8位数据输出端口：自定义该模块根据下载板的资源显示接收到的8位数据。数码管、发光二极管等。可以使用。5.顶部模块上述四个模块合理地结合在一起，形成一个系统。四、实验内容：1.理解串行端口协议2.使用VerilogHDL，设计了一个分频模块，将下载板上的40兆赫兹时钟转换为所需的20兆赫兹时钟。3.分析帧起始监控模块(detect_module)、数据位中心定位模块(rx_bps_module)和数据加载模块(rx_control_module)的功能，完成帧起始监控模块(detect_module)和数据加载模块(rx_control_module)两个模块的功能仿真。4.根据下载板资源，设计数据显示方案，并设计和模拟display.v模块。5.在理解每个参考代码的基础上，绘制系统模块连接图，完成顶层模块top.v设计。6.根据下载板资源锁定引脚，编译并修改上述文件，最后下载并测试硬件。四、思考问题：1.简要描述帧起始监控模块(检测模块)、数据位中心定位模块(rx _ bps _模块)和数据加载模块(rx _ control _模块)的功能。这三个模块如何协作接收串行端口数据？2.如果串行端口比特率更改为bps，应如何修改代码？