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文档简介

实验目的和要求实验名称：十六进制7段数字显示解码器设计实验目的：学习7段数字显示解码器的Verilog硬件设计。实验原理7段数字是纯组合电路。将输入4位代码设置为A3:0，将输出控制7段总音调数码管的7位数据设置为LEDS6:0。输出信号LEDS的7位分别连接音数码管的7个段。高位向左，低位向右实验内容1、编辑和导入设计文件新文件夹输入源程序文件存储源程序：模块指示灯(a，led7s)；input33:0a；output633600LED7S；reg633600LED7S；Always (A)Begin: LEDCase(A)4b0000: led7s=7b 0111114b0001: LED7S=7b00001104b0010: LED7S=7b10110114b 4b0011: LED7S=7b10011114b0100: LED7S=7b11001104b0101: LED7S=7b11011014b 4b0110: LED7S=7b11111014b0111: LED7S=7b00001114b 10000: led7s=7b 11114b1001: LED7S=7b11011114b1010: led7s=7b1114b 4b1011: LED7S=7b11111004b 1100: led7s=7b 0110014b 4b1101: LED7S=7b10111104b 4b1110: LED7S=7b11110014b 4b1111: LED7S=7b1110001Default : led7s=7b 011111EndcaseEndEndmodule2、创建项目打开新的“项目管理”窗口，然后选择“将设计文件添加到项目”“目标芯片工具设置退出设置”3、完全编译前约束项目设置选择FPGA目标芯片配置设备的工作方式选择配置设备和编程方法选择目标设备针端口状态选择 Verilog语言版本4、完全集成和编译开始完整编译processing start compilation5、模拟测试RTL图表查看器应用程序总结和经验通过这次实验，我对Quartus有了更多的学习和认识，对Verilog也有了深
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