数字电路与逻辑设计2013

数字电路与逻辑设计,基于VHDL的数字逻辑设计,时序逻辑部分,常用时序逻辑电路设计,（1）触发器设计（D）（2）计数器设计（分频器）（3）移位寄存器设计（4）状态机设计：序列检测器,状态机设计,我们可以用输入信号X和电路状态Q来描述时序电路的逻辑功能，这时时序电路称为状态机（StateMachine）。根据输出信号和输入信号以及电路状态的关系，状态机可以分为两种：穆尔（Moore）型和米利（Mealy）型。,Y=FX,Q,Y=FQ,米利（Mealy）型：,穆尔（Moore）型：,输出信号和输入信号无关。,输入信号影响状态的转换。,（1）More型状态机,LIBRARYieee;USEieee.std_logic_1164.ALL;ENTITYmoreISPORT(Clk,reset:inStd_logic;din:inStd_logic;op:outStd_logic);ENDmore;,ARCHITECTUREaOFmoreISTYPESTATE_TYPEIS(s0,s1,s2,s3);SIGNALstate:STATE_TYPE;BEGIN,PROCESS(clk,reset)BEGINIf（reset=1）THENstateIF（din=1）THENstateIF（din=0）THENstateIF（din=0）THENstateIF（din=1）THENstate=s0;elsestate=s1;ENDIF;EndCase;,Endif;Endif;Endprocess;op=1when（state=s1）else0;ENDa;,S0,S2,0/0,1/0,S3,1/1,S1,1/1,0/0,0/0,0/0,1/1,（2）Mealy型状态机,LIBRARYieee;USEieee.std_logic_1164.ALL;ENTITYmealyISPORT(Clk,reset:INSTD_LOGIC;-clockdin:INSTD_LOGIC;op:OUTSTD_LOGIC);ENDmealy;,ARCHITECTUREaOFmealyISTYPESTATE_TYPEIS(s0,s1,s2,s3);SIGNALstate:STATE_TYPE;BEGIN,PROCESS(clk,reset)BEGINIf（reset=1）THENstateIFdin=1THENstateIFdin=0THENstateIFdin=0THENstateIFdin=1THENstate=s0;elsestate=s1;ENDIF;ENDCASE;,Endif;Endif;ENDPROCESS;op=1when(state=s0anddin=1)or(state=s1anddin=1)or(state=s3anddin=1)else0;-输出不仅与状态有关，而且和输入有关。ENDa;,序列检测器,检测序列：110010,序列检测器,CLK,ID,D,S0,S1,0/0,1/0,0/0,S2,S3,S4,S5,1/0,1/0,0/0,0/0,1/0,1/0,0/0,1/0,0/1,三、VHDL设计规范,1.文件头和修订列表文件头包含以下内容：模块名文件名需要的库模块描述使用的仿真器其运行平台和版本使用的综合工具，其运行平台和版本作者名字和e-mail,修订列表包含以下内容：修订版本号改动的数据修订者名字和e-mail改动的详细描述,三、VHDL设计规范,-Title:-Project:-File:-Author:name-Organization:-Created:-Lastupdate:,三、VHDL设计规范,-Platform:-Simulators:-Synthesizers:-Targets:-Dependency:,三、VHDL设计规范,-Description:-Copyright(c)notice-Revisions:-RevisionNumber:-Version:-Date:-Modifier:name-