浙大讲义-专用集成电路设计基础ASIC

专用集成电路设计技术基础,【美】Michealjohnsebastiansmith著虞惠华汤庭鳌等译电子工业出版社,国外电子与通信教材系列,课程讲授者：沈相国，霍明旭信电系微电子教研室联系电话：87951705Email:shenxghuomx授课主要对象：信电系02级本科生,课程简介：专用集成电路教程共有17章，从浅到深全面地介绍了专用集成电路的设计方法和过程，是学习ASIC设计方法比较合适的教材。但由于本课程的课时有限，无法全面对该教材的内容作系统介绍。因此，对整本教程的内容进行选择和取舍，根据专业方向和学时限制，选择了第一、二、三章全部，第九、十一、十三、十四章部分内容组成专用集成电路设计基础作为本课程的教学内容。希望通过本课程的学习，使非微电子专业的同学对ASIC的设计方法有一个基本的认识。为今后从事与该方向相关的工作打下一个基础。,课程主要内容和章节：第一章ASIC绪论(PP1-24）第二章CMOS逻辑(PP28-80)第三章ASIC库设计(PP84-118)第九章低层次设计输入(PP229-241)第十一章VerilogHDL(PP346-408)第十三章仿真(PP479-531)第十四章测试(PP536-599）,第一次课2005年5月11日下午紫金港西2312教室第一章ASIC概述1.1绪论：专用集成电路ASIC（ApplicationSpecificIntegratedCircuits）技术是在集成电路发展的基础上，结合电路和系统的设计方法，利用ICCAD/EAD/ESDA等计算机辅助技术和设计工具，发展而来的一种把实用用电路或电路系统集成化的设计方法。定义：将某种特定应用电路或电路系统用集成电路的设计方法制造到一片半导体芯片上的技术称为ASIC技术。特点：体积小，成本低，性能优，可靠性高，保密性强，产品综合性能和竞争力好。,1.1.1集成电路的发展历程1947年12月Bell实验室肖克莱、巴丁、布拉顿发明了第一只点接触金锗晶体管，1950年肖克莱、斯帕克斯、迪尔发明单晶锗NPN结型晶体管。52年5月英国皇家研究所的达默提出集成电路的设想。58年德克萨斯仪器公司基尔比为首的小组研制出第一块由12个器件组成的相移振荡和触发器集成电路。这就是世界上最早的集成电路，也就是现代集成电路的雏形或先驱。,集成电路的发展除了物理原理外还得益于许多新工艺的发明：50年美国人奥尔和肖克莱发明的离子注入工艺；56年美国人富勒发明的扩散工艺；60年卢尔和克里斯坦森发明的外延生长工艺；60年kang和Atalla研制出第一个硅MOS管；70年斯皮勒和卡斯特兰尼发明的光刻工艺等等，使晶体管从点接触结构向平面结构过渡并给集成电路工艺提供了基本的技术支持。因此，从70年代开始，第一代集成电路才开始发展并迅速成熟。此后40多年来，IC经历了从SSI(SmallScalentegreted)-MSI-LSI-VLSI-ULSI的发展历程。现在的IC工艺已经接近半导体器件的极限工艺。以CMOS数字IC为例，在不同发展阶段的特征参数见表11。,表1-1集成电路不同发展阶段的特征参数主要特征,1.1.2集成电路的分类可以按器件结构类型、集成电路规模、使用基片材料、电路功能以及应用领域等方法划分。双极型TTLECLNMOS单片ICMOS型PMOSCMOSBiCMOS按结构分类BiMOSBiCMOS混合IC厚膜混合IC薄膜混合IC,按规模分类SSI/MSI/LSI/VLSI/ULSI/GSI组合逻辑电路数字电路时序逻辑电路按功能分类模拟电路线性电路非线性电路数模混合电路,1.1.3ASIC的设计手段一、设计手段的演变过程IC的设计方法和手段经历了几十年的发展演变，从最初的全手工设计发展到现在先进的可以全自动实现的过程。这也是近几十年来科学技术，尤其是电子信息技术发展的结果。从设计手段演变的过程划分，设计手段经历了手工设计、计算机辅助设计（ICCAD）、电子设计自动化EDA、电子系统设计自动化ESDA以及用户现场可编程器阶段。,1原始手工设计：设计过程全部由手工操作，从设计原理图，硬件电路模拟，到每个元器件单元的集成电路版图设计，布局布线直到最后得到一套集成电路掩膜版，全部由人工完成。设计流程为：设计原理图，硬件电路，电路模拟，元器件版图设计，版图布局布线，（分层剥离，刻红膜，初缩精缩，分步重复）制版，流片，成品。,2计算机辅助设计：从70年代初开始，起初仅仅能够用个人计算机辅助输入原理图，接着出现SPICE电路模拟软件，逐渐开始ICCAD的发展，后来越来越多的计算机辅助设计软件，越来越强的计算机辅助设计功能，不但提供了先进的设计方法和手段，更推动ICCAD技术向自动化设计发展。初期的ICCAD功能较少，只能对某些功能进行辅助设计，现在利用计算机辅助设计可以实现的功能大致包括：电路或系统设计，逻辑设计，逻辑、时序、电路模拟，版图设计，版图编辑，反向提取，规则检查等等。,3用计算机辅助工程CAE的电子设计自动化EDA：CEA配备了成套IC设计软件，为IC设计提供了完备、统一、高效的工作平台。使利用EDA设计LSI和VLSI成为可能。ICCAD和EDA以及半导体集成电路技术的发展使IC设计发生两个质的飞跃：（1）版图设计方面：除了传统的人机交互式方法对全定制版图进行编辑、绘图外，定制，半定制设计思想的确立使自动半自动布局成为可能。（2）逻辑设计方面：逻辑综合软件的开发，使系统设计者只要用硬件描述语言（如VHDL语言）给出系统行为级的功能描述，就可以由计算机逻辑综合软件处理，得到逻辑电路图或网表，优化了逻辑设计结果。EDA设计流程：系统设计，功能模拟，逻辑综合，时序模拟，版图综合，后模拟。,4电子系统设计自动化ESDAESDA的目的是为设计人员提供进行系统级设计的分析手段，进而完成系统级自动化设计，最终实现SOC芯片系统。但ESDA仍处于发展和完善阶段，尚需解决建立系统级仿真库和实现不同仿真工具的协同模拟。利用ESDA工具完成功能分析后，再用行为级综合工具将其自动转化成可综合的寄存器级RTL的HDL描述，最后就可以由EDA工具实现最终的芯片设计。ESDA的流程：系统设计，行为级模拟，功能模拟，逻辑综合，时序模拟，版图综合，后模拟。然后由生产厂家制版，流片，成品。,5可编程器件的ASIC设计可编程ASIC是专用集成电路发展的另一个有特色的分支，它主要利用可编程的集成电路如PROM,GAL,PLD,CPLD,FPGA等可编程电路或逻辑阵列编程，得到ASIC。其主要特点是直接提供软件设计编程，完成ASIC电路功能，不需要再通过集成电路工艺线加工。可编程器件的ASIC设计种类较多，可以适应不同的需求。其中的PLD和FPGA是用得比较普遍得可编程器件。适合于短开发周期，有一定复杂性和电路规模的数字电路设计。尤其适合于从事电子系统设计的工程人员利用EDA工具进行ASIC设计。,1.2ASIC设计方法：集成电路制作在只有几百微米厚的原形硅片上，每个硅片可以容纳数百甚至成千上万个管芯。集成电路中的晶体管和连线视其复杂程度可以由许多层构成，目前最复杂的工艺大约由6层位于硅片内部的扩散层或离子注入层，以及6层位于硅片表面的连线层组成。就设计方法而言，设计集成电路的方法可以分为全定制、半定制和可编程IC设计三种方式。,1.2.1全定制设计简述全定制ASIC是利用集成电路的最基本设计方法（不使用现有库单元），对集成电路中所有的元器件进行精工细作的设计方法。全定制设计可以实现最小面积，最佳布线布局、最优功耗速度积，得到最好的电特性。该方法尤其适宜于模拟电路，数模混合电路以及对速度、功耗、管芯面积、其它器件特性（如线性度、对称性、电流容量、耐压等）有特殊要求的场合；或者在没有现成元件库的场合。特点：精工细作，设计要求高、周期长，设计成本昂贵。由于单元库和功能模块电路越加成熟，全定制设计的方法渐渐被半定制方法所取代。在现在的IC设计中，整个电路均采用全定制设计的现象越来越少。,全定制设计要求：全定制设计要考虑工艺条件，根据电路的复杂和难度决定器件工艺类型、布线层数、材料参数、工艺方法、极限参数、成品率等因素。需要经验和技巧，掌握各种设计规则和方法,一般由专业微电子IC设计人员完成；常规设计可以借鉴以往的设计，部分器件需要根据电特性单独设计；布局、布线、排版组合等均需要反覆斟酌调整，按最佳尺寸、最合理布局、最短连线、最便捷引脚等设计原则设计版图。版图设计与工艺相关，要充分了解工艺规范，根据工艺参数和工艺要求合理设计版图和工艺。,1.2.2.半定制设计方法简述半定制设计方法又分成基于标准单元的设计方法和基于门阵列的设计方法。基于标准单元的设计方法是：将预先设计好的称为标准单元的逻辑单元，如与门，或门，多路开关，触发器等，按照某种特定的规则排列，与预先设计好的大型单元一起组成ASIC。基于标准单元的ASIC又称为CBIC(CellbasedIC)。基于门阵列的设计方法是在预先制定的具有晶体管阵列的基片或母片上通过掩膜互连的方法完成专用集成电路设计。半定制主要适合于开发周期短，低开发成本、投资、风险小的小批量数字电路设计。,1.2.3基于标准单元的设计方法该方法采用预先设计好的称为标准单元的逻辑单元，如门电路、多路开关、触发器、时钟发生器等，将它们按照某种特定的规则排列成阵列，做成半导体门阵列母片或基片，然后根据电路功能和要求用掩膜版将所需的逻辑单元连接成所需的专用集成电路。单元库中所有的标准单元均采用定制方法预先设计，如同搭积木或砌墙一样拼接起来，通常按照等高不等宽的原则排列，留出宽度可调的布线通道。,CBIC的主要优、缺点：用预先设计、预先测试、预定特性的标准单元库，省时、省钱、少风险地完成ASIC设计任务。设计人员只需确定标准单元的布局以及CBIC中的互连。标准单元可以置放于芯片的任何位置。所有掩膜层是定制的；可内嵌定制的功能单元；制造周期较短，开发成本不是太高。需要花钱购买或自己设计标准单元库；要花较多的时间进行掩膜层的互连设计。具有一个标准单元区与4个固定功能块的基于单元的ASIC示意图见图1.2。,CBIC的设计和版图规则：版心面积较小，无冗余元件，但建库工作量大，所有掩膜层需定制，晶体管和互连由定制方法连接；可以内嵌定制的功能块；制造周期较短。标准单元的版图结构见图1.3，两层金属的布局及布线见图1.4。单元按等高不等宽的方式排列成行，行间留出布线通道，金属1和金属2采取互相垂直运行。上方和下方的最底层金属分别为VDD和GAN(VSS)。在n阱区内进行P扩散形成P沟MOS器件，在P阱区扩散N型N形成MOS器件。MOS器件的源漏之间采用金属栅或者多晶栅。源、漏（栅）开引线孔，经金属线互连构成电路。各单元与其它单元之间通过中心连接点的引线孔连接。在采用多层金属的结构中，金属层之间的连接也是通过特定的过孔实现。,图1.3标准单元的版图结构,1.2.4基于门阵列的ASIC门阵列是将晶体管作为最小单元重复排列组成基本阵列，做成半导体门阵列母片或基片，然后根据电路功能和要求用掩膜版将所需的逻辑单元连接成所需的专用集成电路。用门阵列设计的ASIC中，只有上面几层用作晶体管互连的金属层由设计人员用全定制掩膜方法确定，这类门阵列称为掩膜式门阵列MGA（maskedgatearray）。门阵列中的逻辑单元称为宏单元，其中每个逻辑单元的基本单元版图相同，只有单元内以及单元之间的互连是定制的。客户设计人员可以从门阵列单元库中选择预先设计和预定特性逻辑单元或宏单元，进行定制的互连设计。门阵列主要适合于开发周期短，低开发成本的小批量数字电路设计。,MGA门阵列可以分为：通道式门阵列基本单元行与行之间留有固定的布线通道，只有互连是定制的。无通道门阵列（门海）无预留的布线区，在门阵列掩膜层上面布线。结构式门阵列结合CBIC和MGA的特点，除了基本单元阵列外，还有内嵌的定制功能模块。芯片效率高，价格较低，设计周期短。由于MGA的门阵基本单元是固定的，不便于实现存储器之类的电路。在内嵌式门阵列中，留出一些IC区域专门用于实现特殊功能。利用该内嵌区域可以设计存储器模块或其它功能电路模块。,1.2.5.可编程ASIC可编程逻辑器件（PLD，programablelogicdevice）是一类标准的通用IC，对这类器件编程也可以实现ASIC功能。可编程逻辑器件的特点是：无定制掩膜层或逻辑单元设计周期短单独的大块可编程互连由可编程阵列逻辑，触发器或锁存器组成逻辑宏单元矩阵。适合于短开发周期，有一定复杂性和电路规模的数字电路设计。尤其适合于从事电子系统设计的工程人员利用EDA工具进行ASIC设计。,常用可编程器件类型：各类可编程只读存储器PROM（programableread-onlymemory）；通用阵列逻辑GAL（genericarraylogic）可编程逻辑阵列PLA（programablelogicarray）,由固定“或”阵列和可编程“与”阵列组成，熔丝型。可编程阵列逻辑PAL（programablearraylogic）,由固定“与”阵列和可编程“或”阵列组成，有熔丝型和可擦写。可编程逻辑器件PLD（programablelogicdevice）和复杂的可编程逻辑器件CPLD。适合于短开发周期，有一定复杂性和电路规模的数字电路设计。尤其适合于从事电子系统设计的工程人员利用EDA工具进行ASIC设计。,1.2.6现场可编程门阵列FPGAFPGA比PLD更大、更复杂，并具有现场可编程特性。其基本特点：无定制掩膜层基本逻辑单元和互连采用编程的方法实现核心电路是规则的可编程基本逻辑单元阵列，可以实现组合逻辑和时序逻辑基本逻辑单元被可编程互连矩阵包围可编程I/O单元围绕着核心电路设计的ASIC一般都有冗余问题设计周期很短，但单片电路价格较高FPGA具有不同容量的系列产品，容量有万门级、十万门级、百万门级等多种。,1.3设计流程图例（P12图1.10）ASIC设计流程是指从电路输入到完成版图设计直到完成后仿真的整个过程：1.设计输入采用硬件描述语言（HDL）或电路图的输入方式输入电路原理图；2.逻辑综合采用HDL和逻辑综合工具产生网表，说明各逻辑单元的连接关系。3.系统划分将大系统划分成若干个ASIC模块。4.布图前仿真检查设计功能是否正确。5.布图规则在芯片上排列网表的模块。6.布局决定模块中单元的位置。7.布线单元与模块之间连线。8.提取确定互连的电阻和电容。9.布图后仿真检查加上互连线负载后的电路设计效果。,1.4ASIC成本评述5月13日课程内容IC设计需要根据电路功能和性能要求，选择电路形式、器件结构、工艺方案和设计规则，尽量减小芯片面积、降低设计成本、缩短设计周期，最终设计出正确、合理的掩膜版图，通过制版和工艺流片得到所需的集成电路。从经济学的角度看，ASIC的设计要求是在尽可能短的设计周期内，以最低的设计成本获得成功的ASIC产品。但是，由于ASIC的设计方法不同，其设计成本也不同。,全定制设计周期最长，设计成本贵，设计费用最高，适合于批量很大或者对产品成本不计较的场合。半定制的设计成本低于全定制，但高于可编程ASIC，适合于有较大批量的ASIC设计。用FPGA设计ASIC的设计成本最低，但芯片价格最高，适合于小批量ASIC产品。现在的大部分ASIC设计都是以半定制和FPGA形式完成的，所以我们仅就具有可比性的FPGA、MGA和CBIC的设计成本进行比较、分析。,1.4.1ASIC工艺成本比较半定制和FPGA可编程ASIC设计的元件成本比较：CBIC元件成本MGAFPGA按照一般的工艺规则，实现相同功能的FPGA的每门价格一般是MGA和CBIC价格的25倍。但是半定制ASIC必须以数量取胜，否者，其设计成本要远远大于FPGA的设计成本。ASIC设计生产不单单要考虑元件成本，ASIC元件的批量大小、生产周期的长短，产品利润、产品寿命等等因素，也是决定采取哪种设计方法、生产工艺和成本限制的重要因素。,1.4.2产品成本任何产品的总成本可以分成固定成本和可变成本：总成本产品固定成本产品可变成本售出量固定成本与销售量无关，但分摊到每个售出产品的固定成本随销售量的增长而下降。CBIC需要进行版图设计和流片，其固定成本较高，但一般批量较大，由于采取无冗余设计，芯片利用率高，摊到每个元件的成本较低；MGA只要进行掩膜互连设计和流片，有一定批量，但芯片利用率不高，存在一定的冗余，固定成本居中，每个产品的成本也居中；FPGA不需掩膜工艺，固定成本最低，但批量小，摊到每个元件的成本最高。,由于MGA和CBIC的固定成本比较高，当销售量比较低时，MGA和CBIC的成本比FPGA高；当其数量增加到盈亏平衡点时，两者的成本相等。FPGA和MGA之间的盈亏平衡点的元件数量大约是2000个，FPGA和CBIC之间达到盈亏平衡点的元件数约是4000个，MGA和CBIC之间盈亏平衡点所需的时间约为20000个。FPGA、MGA、CBIC之间的盈亏平衡点以及元件成本见图1.11。,1.4.3ASIC固定成本（P15图1.12）ASIC固定成本包括工程师培训费和设计费（包括硬件、软件、电路设计、可测性设计、掩膜、仿真、测试程序）等。FPGA的固定成本最低：通常利用比较简单的EDA工具和FPGA系统仿真软件等，就可以由设计人员在普通计算机工作机房完成最终ASIC产品。用MGA和CBIC方法实现的ASIC，除了需要一整套比较昂贵的EDA系统和仿真软件外，设计人员还要完成较复杂的系统设计、仿真、测试等工作，还要支付一次性工程费用NRE。需要支付掩膜成本、芯片生产、测试、封装等费用。其设计难度、周期、成本均大于FPGA。,MGA和CBIC方式ASIC设计周期基本上可以界定为从着手设计到完成ASIC版图设计和后模拟的过程。而掩膜ASIC产品周期还应包括流片、测试、封装的