任意数(整数、小数)分频器

任意数（整数、小数）分频器一、 分频原理11偶数倍分频偶数倍分频通过计数器计数是很容易实现的。如进行N倍偶数分频,那么可以通过由待分频的时钟触发计数器计数,当计数器从0计数到N/2-1时,输出时钟进行翻转,并给计数器一个复位信号,使得下一个时钟从零开始计数。以此循环下去。这种方法可以实现任意的偶数分频。 12奇数倍分频奇数倍分频通过计数器也是比较容易实现的,如进行三分频,通过待分频时钟上升沿触发计数器进行模三计数,当计数器计数到邻近值进行两次翻转,比如可以在计数器计数到1时,输出时钟进行翻转,计数到2时再次进行翻转。即是在计数值在邻近的1和2进行了两次翻转。这样实现的三分频占空比为1/3或者2/3。要实现占空比为50%的三分频时钟,可以通过待分频时钟下降沿触发计数,和上升沿同样的方法计数进行三分频,然后下降沿产生的三分频时钟和上升沿产生的时钟进行相或运算,即可得到占空比为50%的三分频时钟。这种方法可以实现任意的奇数分频。归类为一般的方法为：对于实现占空比为50%的N倍奇数分频,首先进行上升沿触发进行模N计数,计数选定到某一个值进行输出时钟翻转,然后经过（N-1）/2再次进行翻转得到一个占空比非50%奇数n分频时钟。与此同时进行下降沿触发的模N计数,到和上升沿触发输出时钟翻转选定值相同值时,进行输出时钟时钟翻转,同样经过（N-1）/2时,输出时钟再次翻转生成占空比非50%的奇数n分频时钟。两个占空比非50%的n分频时钟相或运算,得到占空比为50%的奇数n分频时钟。如图1-1所示，是一个3分频器的仿真时序图。图1-13分频器时序图13小数分频1.3.1原理小数分频有很多方法，基本原理都是一样，在若干分频周期中，使某几个周期多计或少计一个数，从而在整个周期的总体平均意义上获得一个小数分频比。设：K为分频系数；N为分频系数的整数部分；X为分频系数的小数部分；M为输入脉冲个数；P为输入脉冲个数；n为小数部分的位数。则有：K=N+10-n *X 1K=M/P 2由式1和式2可得M=K*P=（N+10-n *X）*P 3令P约等于10n ，则：M= 10n *N+X 4可知在进行 次N分频时，多输入X个脉冲，则可实现小数分频。1.3.2电路组成每个周期分频N+10-n.X，其电路双模前置小数分频器电路由N/N+1双模分频器、控制计数器和控制逻辑3部分组成。当a点电平为0时，进行N分频；当a点电平为1时进行N+1分频。适当设计控制逻辑，使在10n个分频周期中分频器有X 次进行N+1分频，这样，当从fo输出10n个脉冲时，在fi处输入了X.(N+1)+(10n-X).N个脉冲，也就是10n.N+X个脉冲，其原理如图1-2所示。N/N+1控制计数器控制逻辑afofi图1-2双模前置分频电路结构图若是电路从N分频切换到N+1分频和从N+1分频切换到N 分频都会产生一个随时间增长的相位，如果简单的先进行n次N分频后做n1次N+1分频会产生很大的相位抖动。所以采用“均匀”法将两种分频混合均匀。具体方法如下：若K 为一位小数形式，则：设累加变量 a ；常量 b = 10 小数位 * 10。：a = 10 ，a = a 10 。以N分频；：a = 100 ，a = a 100 。以N分频；：a 20023800341400 - 400251000 - 02图1-32.4倍分频器时序图分频器的精度受控制计数器的影响，当 N 值100时，小数分频精度达到1/100，当N值为1 000时，小数分频的精度达到1/1 000，依次类推。因此，此分频器在分频系数值较小时相位误差大，故在实际应用中很少用，但应输出时钟较高，分频系数较大时还是可以满足一些应用的。22功能现实分频系数可能通过参数INT_DIV或POI_DIV修改，方便应用于不同的程序。程序代码如下所示。若参数INT_DIV为0时，输出无时钟；当输入时钟占空比为50%，输出时钟占空比也为50%。/*/ 任意数（整数、小数）分频模块 / 原理：双模前置小数分频 /*/功能：对输入时钟clock进行(INT_DIV + POI_DIV/1000)倍分频后/输出clk_out。其中INT_DIV为分频系数整数部分，POI_DIV为分频/系数小数部分，范围为12n的任意数，小数点后保留三位。其中/(n=INT_DIV_WIDTH)。/若要改变分频系数，改变参数INT_DIV或POI_DIV到相应范围即可。/若输入时钟占空比为50%。当分频系数为整数倍时，则输出时钟占/空比为是50%，且误差为0；当分频系不为整数倍时，输出时钟的/每个周期占空比也为50%，只是输出时钟精度为:1/N （N为分频系/数的整数部分）。所以当N越大时，其输出精度越高。故当为小数/分频时，输出时钟误差大（宏观上是无误差或误差很小），不能/用于对时钟要求高的场合。module float_div(clock,clk_out);/I/O口声明inputclock;/输入时钟outputclk_out;/输出时钟/内部寄存器regclk_odd_p;/奇数倍分频上升沿输出时钟reg clk_odd_n;/奇数倍分频下降沿输出时钟reg clk_even;/偶数倍分频输出时钟regINT_DIV_WIDTH - 1:0 count_odd_p;/奇数倍分频上升沿脉冲计数器regINT_DIV_WIDTH - 1:0 count_odd_n;/奇数倍分频下降沿脉冲计数器regINT_DIV_WIDTH - 1:0 count_even_p;/偶数倍分频上升沿脉冲计数器reg10:0 count_c;/N/N+1分频控制计数器reg flag;/N/N+1分频控制标志位/参数-分频系数-分频系数在这里修改/注：小数部分分频值是保留三位。同时INT_DIV的位宽INT_DIV_WIDTH也要与/之对应。如分频系数为5.5，则INT_DIV=5,POI_DIV=500;/分频系数为2.145，则INT_DIV=2,POI_DIV=145;parameter INT_DIV = 5;/分频系数整数部分parameter POI_DIV = 0; /分频系数小数部分parameter INT_DIV_WIDTH = 16; /整数分频值计数器宽度/计数标志位wire even_full_div_p;/偶数倍分频上升沿计数满标志wire even_half_div_p;/偶数倍分频上升沿计数半满标志wire odd_full_div_p;/奇数倍分频上升沿计数满标志wire odd_half_div_p;/奇数倍分频上升沿计数半满标志wire odd_full_div_n;/奇数倍分频下降沿计数满标志wire odd_half_div_n;/奇数倍分频下降沿计数半满标志wire clk_odd;/奇数倍分频输出时钟/判断计数标志位置位与否assign even_full_div_p = INT_DIV0 ? (count_even_p INT_DIV) : (count_even_p INT_DIV - 1);assign even_half_div_p = INT_DIV0 ?(count_even_p 1) - 1) : (count_even_p 1) - 1);assign odd_full_div_p = INT_DIV0 ? (count_odd_p INT_DIV - 1) : (count_odd_p INT_DIV);assign odd_half_div_p = INT_DIV0 ?(count_odd_p 1) - 1) : (count_odd_p 1) - 1);assign odd_full_div_n = INT_DIV0 ? (count_odd_n INT_DIV) : (count_odd_n INT_DIV + 1);assign odd_half_div_n = INT_DIV0 ? (count_odd_n 1) ) : (count_odd_n 1);/时钟输出assignclk_out = (flag & INT_DIV0) | (flag & INT_DIV0) ? (INT_DIV = 1) ? clock : clk_odd) : clk_even;/*/偶数倍分频，只有分频系数为偶数时才使能计数/上升沿脉冲计数always (posedge clock)beginif(INT_DIV0 & flag) | (INT_DIV0 & flag)begincount_even_p = 0;clk_even = 1b0;endelse if(even_full_div_p)begincount_even_p = count_even_p + 1b1;if(even_half_div_p)clk_even = 1b0;elseclk_even = 1b1;endelsebegincount_even_p = 0;clk_even = 1b0;endend/*/*/奇数倍分频，只有分频系数为奇数时才使能计数/上升沿脉冲计数/如下面为三倍分频的时序图/ 1 2 3 4 5 6/clock |-|_|-|_|-|_|-|_|-|_|-|_|/clk_odd_p |_|-|_|-| /clk_odd_n -|_|-|_|-/clk_odd |_|-|_|-|always (posedge clock)beginif(INT_DIV0 & flag) | (INT_DIV0 & flag)begincount_odd_p = 0;clk_odd_p = 1b0;endelse if(odd_full_div_p)begincount_odd_p = count_odd_p + 1b1;if(odd_half_div_p)clk_odd_p = 1b0;elseclk_odd_p = 1b1;endelsebegincount_odd_p = 0;clk_odd_p = 1b0;endend/下降沿脉冲计数always (negedge clock)beginif(INT_DIV0 & flag) | (INT_DIV0 & flag)begincount_odd_n = 0;clk_odd_n = 1b0;endelse if(odd_full_div_n)b