FPGA习题集及参考答案

问题集和参考答案一、填空1.EDA技术开发一般分为()阶段。2.FPGA/CPLD有以下设计阶段：原理图/HDL文本输入，拟合，功能模拟，集成，编程下载，硬件测试，正确的设计顺序为。3.允许EDA工具完成目标系统设备布局布线的软件称为()。4.完成设计输入后，必须立即运行文件。()。5.基于硬件描述语言的数字系统设计当前最常用的设计方法称为()设计方法。6.将硬件描述语言转换为硬件电路的过程称为()。7.IP核心在EDA技术和开发中占有重要地位，以HDL方式提供的IP称为()IP。8.SOC系统也称为()系统。SOPC系统也称为()系统。9.硬核心和核心作为()IP核心，软核心作为()IP核心。10.IP核心在EDA技术和开发中占有重要地位，以HDL方式提供的IP称为()。11.HDL合成器是逻辑的合成。将可综合VHDL/Verilog HDL转换为硬件电路时，包括三个过程：()和()，()。12.EDA软件工具大约包含五个模块：设计输入编辑器()、()、()和()。13.根据模拟电路描述级别，HDL模拟器分为()模拟、()模拟、()模拟和浇口级别模拟。14.系统模拟分为()、()和()。15.()模拟是设计输入的规格测试，它只能表示设计符合特定语法规格，但不能保证设计功能符合预期。16.()模拟是对综合网络表的模拟的理想验证，该综合网络表验证了设计模块的基本逻辑功能，但不包含部署布线后生成的计时信息。17.()模拟是在布局布线后进行的后仿真，模拟时考虑了导线延迟，更接近芯片的实际运行情况。18.目前，Xilinx制造的FPGA主要采用()配置内存结构。19.描述测试信号的变化和测试工程的模块称为()。20.现代电子系统设计领域的EDA使用()的设计方法。21.有限状态机可以分为()状态机和()状态机。22.Verilog HDL的端口类型有三种：()、()和输入/输出端口。23.Verilog HDL通常使用两种主要数据类型：()、()。24.FPGA/CPLD设计过程是原理图/HDL文本输入 () 复合拟合编程下载硬件测试。25.()是描述寄存器之间数据流和处理的过程。26.连续分配经常用于数据流行为建模，经常使用()作为关键字。27.Verilog HDL有两种流程分配方法：()和()。28.在 timescale 1ns/100ps中，1ns表示()，100ps表示()。29.将整个系统集成到单个芯片上的未来集成电路技术发展趋势，该芯片称为。PLD可以在互连结构中分为决策和统计。决策结构的代表是()，统计结构的代表是()。Cpld是由()的结构演化而来的。32.FPGA的核心部分是()，它由内部逻辑块矩阵和周围的I/o接口模块组成。33.基于可擦除存储设备的EEPROM或闪存技术的CPLD称为系统下载()，该过程是将编程数据写入E2CMOS单元数组的过程。34.根据配置数据线的数量，设备配置可以分为并行配置和串行配置两类。串行配置使用配置数据载人编程设备作为()单元。并行配置通常将配置数据作为()单元加载到可编程设备中。35.FPGA配置模式包括参考串行模式、参考并行模式、活动串行模式、活动并行模式和()模式。36.可编程逻辑设备的配置方法分为两类：()和()。37.VerilogHDL于()年正式上市。38.verilog HDL中的always块本身是()语句。39.Verilog HDL的always语句中的语句是()语句。40.Verilog HDL为常见任务提供标准系统任务。系统函数(例如显示、文件输入/输出等)前面带有标记()。41.Verilog HDL很好地支持“自上而下”的设计理念。也就是说，分解为复杂任务的小模块完成后，可以()方式装配系统。42.Verilog HDL模块分为两种类型：一个是()模块。也就是说，说明电路系统结构、功能，以便为设计目的集成或提供仿真模型。另一个是()模块。即，为功能模块的测试提供信号源激励、输出数据监视。43.在Verilog语言中，标识符可以是任何字符集、数字、()符号和下划线字符的组合。44.State、state，这两个标识符与()相同。45.assign c=ab？在A: b中，如果a=3，b=2，则c=()；如果A=2，b=3，则c=()。46.在Verilog HDL的逻辑操作中，如果设置A=4b1010，则表达式A的结果为()47.在Verilog HDL的逻辑操作中，如果设置a=2，b=0，则a b结果为()a | b结果为()。48.在Verilog HDL的逻辑操作中，设置a=4b1010，并且a 1结果为()。二、EDA名词说明1.ASIC，2 .CPLD，3 .FPGA，4 .IC，5 .lut .6.PCB。7.RTL，8 .FSM，9 .gal，10 .ISP，11 .jatg，12 .PBD，13 .bbd三、选择题1.所有Verilog HDL的端口声明语句都使用()关键字将端口声明为双向端口A:A:INOUT B:INOUT C:BUFFER D:BUFFER2.在Verilog HDL中使用assign语句建模的方法通常称为()方法。a:连续分配b:并行分配c:串行分配d:函数分配3.IP核心在EDA技术和开发中占有重要地位，IP代表()。答：知识产权b:互联网协议c:网络地址d:否4.verilog HDL中的always块本身是()语句a:顺序b:并行c:顺序或并行d:串行5.在Verilog HDL的逻辑操作中，如果设置A=8b，B=8b，则表达式 AB 的结果为()A: 8b: 8b c: 8b d: 8b6.大型可编程设备主要是FPGA、CPLD、FPGA结构和工作原理的以下说明是正确的()。答：FPGA是基于产品项目结构的可编程逻辑设备。B: FPGA都称为复杂的可编程逻辑设备。c:基于SRAM的FPGA设备，每次通电后需要配置一次；D: Altera制造的设备中，多达7000系列是FPGA结构。7.以下哪个EDA软件没有逻辑集成：()。答：iseb:model sim c:Quartus ii d:synplify8.以下标识符()是无效标识符：a:statekb:9 moon c:not _ ack _ 0d:signal 9.为Verilog HDL中的数字查找以下数字中的最大值：()。a:8 b11 _ 1110 b:3o 270 c:3d 170d:2h3e10.大型可编程设备主要有FPGA、CPLD，以下关于CPLD结构和工作原理的说明是正确的()。答：CPLD是基于查找表结构的可编程逻辑设备。B: CPLD是现场可编程逻辑设备的英文缩写。c:初始CPLD在GAL的结构中扩展。D: Xilinx制造的XC9500系列设备是CPLD结构。11.IP核心在EDA技术和开发中占有非常重要的地位。提供用硬件描述语言(如VHDL)描述的功能块，但不包括实现该功能块的特定电路的IP核心()。答：精简IP B:实体IP C:胖IP D:否12.复合结果可以实现的不完整IF语句()。a:顺序逻辑电路b:组合逻辑电路c:双向电路d: 3状态控制电路13.CPLD可编程结构主要基于什么结构()。答：查找表(LUT) C: PAL可编程b: rom可编程d:和或阵列可编程14.IP核心在EDA技术和开发中占有重要地位，以HDL方式提供的IP被称为：（）a:硬I PB:实体IP C:软IP D:否；15.以下表达式的值为a=4b1010、b=4b0001和c=4b1x00()a:a b:a=c c:13a b d:13(ab)16.如果您设定a=2，b=0，则以下公式中x的对等项为():A: a b: a | | b c:A D: x a17.基于FPGA可编程逻辑的可编程结构基于()。A: lut结构b:产品结构c: PLD:无效18.基于CPLD可编程逻辑的可编程结构基于()。A: lut结构b:产品结构c: PLD:无效19.下一个运算符的最高优先级是()。答：B: c: d: 20.对于a=1b1，b=3b101，c=4b1010，设定为与X=a，b，c的值相等()A: 7b: 8b c: 8b d: 8b21.根据EDA开发软件要求，将设计的系统以任何形式送入计算机的过程称为()。a:设计的输入b:设计的输出c:模拟d:合成EDA技术开发一般分为()阶段。A: 2 b: 3 c: 4 d: 523.完成设计输入后，必须立即运行文件。()。a:编译b:编辑c:功能模拟d:计时模拟24.VHDL在()年正式发行。A: 1983b: 1985 c: 1987 d: 198925.Verilog HDL于()年正式上市。A: 1983b: 1985 c: 1987 d: 198926.基于硬件描述语言的数字系统设计当前最常用的设计方法称为()设计方法。在a:底部，在b:顶部，在c:建筑图块d:顶部27.EDA工具将硬件描述语言转换为硬件电路的重要工具软件是()。答：模拟器b:合成器c:适配器d:下载程序28.允许EDA工具完成目标系统设备布局布线的软件称为()。答：模拟器b:合成器c:适配器d:下载程序逻辑设备()属于非用户定义的电路。a:逻辑灌嘴b: prom c: plad: gal可编程逻辑设备PLD属于()电路。a:自定义反射器b:完全自定义c: d:自动生成d:非自定义不属于PLD基本结构部分的是()。a:和门阵列b:输入缓存c:和非门阵列d:或门阵列32.在Verilog HDL的标识符中使用字符的规则是()。a:大小写相同b:大小写不同c:仅允许大写d:仅允许小写33.运算符是Verilog HDL的预定义函数命名，运算符由()字符组成。A: 1 b: 2 c: 3 d: 1至334.在Verilog HDL模块中，task语句类似于高级语言中的()。a:函数b:常数c:变量d:子程序35.在Verilog HDL模块中调用函数时，返回()使用的值。a:表达式b:输出c:输入d:包36.Verilog HDL的always语句中的语句是()语句。a:串行b:顺序c:并行d:顺序或并行37.复合结果可以实现的嵌套if语句()