数字电路-第五章PPT课件

第五章常用时序集成电路及其应用,第一节时序集成模块的国标符号第二节计数器第三节寄存器第四节序列码发生器第五节时序模块的应用小结,第一节时序集成模块的GB/T4728.12-1996国标符号,国际电工委员会标准IEC617-12,国家标准GB/T4728.12-1996,优点：少用或不用其它参考文件就能确定所描述的逻辑电路的功能性质。,控制块接收的输入信号有:控制输入置数、计数、移位、使能、清零及时钟。,控制块产生的信号有:控制输出终止计数、进位及借位。,GB/T4728.12-1996标准符号将时序电路分成两个主要部分：控制块和时序块。,第一节时序集成模块的GB/T4728.12-1996国标符号,控制块,时序块,时序块产生的信号:数据输出计数、移位状态。,时序块接收的输入信号:数据输入。,第一节时序集成模块的GB/T4728.12-1996国标符号,第一节时序集成模块的GB/T4728.12-1996国标符号,不同形状”与”门的等价,一般情况下，输入在符号的左端，输出则在右端。,“与”运算相互关系用“USEIEEE.std_logic_arith.all;ENTITYv74LS161ISPORT(CP,CR_L,LD_L,CTP,CTT:INSTD_LOGIC;D:INUNSIGNED(3DOWNTO0);Q:OUTUNSIGNED(3DOWNTO0);CO:OUTSTD_LOGIC);ENDv74LS161;ARCHITECTUREv74LS161_archOFv74LS161ISSIGNALIQ:UNSIGNED(3DOWNTO0);BEGINPROCESS(CP,CTT,CR_L),中间信号IQ是为了交换中间数据。如果直接用输出Q，那么定义的输出必须为缓冲而不是输出。,（一）四位二进制同步计数器74161,BEGINIFCR_L=0THENIQ0);ENDIF;IF(CPEVENTANDCP=1)THENIFLD_L=0THENIQ=D;ELSIF(CTTANDCTP)=1THENIQ=IQ+1ENDIF;IF(IQ=15)AND(CTT=1)THENCO=1;ELSECO=0;ENDIF;ENDIF；Q=IQ;ENDPROCESS;ENDv74LS161_arch;,CR_L表示清零信号且为低电平有效。,CR_L表示清零信号且为低电平有效。,（二）四位二进制同步计数器74163,74163功能表,74161功能表,(1)外引线排列和74161相同。,(2)置数，计数，保持功能与74161相同。,(3)清零功能与74161不同。,特点：,比较四位二进制同步计数器,同步预置保持计数,同步预置保持计数,5CT=0,74163,异步清零同步清零,连接成任意模M的计数器,(1)同步预置法,(2)反馈清零法,(3)多次预置法,(三）74161/74163功能扩展,态序表计数输出NQ3Q2Q1Q000110101112100031001410105101161100711018111091111,例1:设计一个M=10的计数器。,方法一:采用后十种状态,CO=1,0,(1)同步预置法,f/10,例2:同步预置法设计M=24计数器。,0001,1000,0,1000,0000,（24）10=（11000）2,初态为：00000001,终态：00011000,0000,1000,连接成任意模M的计数器,(1)同步预置法,(2)反馈清零法,(3)多次预置法,(三）74161/74163功能扩展,例3:分析图示电路的功能。,00000100012001030011401005010160110701118100091001101010111011121100,采用74161,0,0000,（2）反馈清零法,态序表NQ3Q2Q1Q0,连接成任意模M的计数器,（1）同步预置法,（2）反馈清零法,（3）多次预置法,（三）74161/74163功能扩展,M=10计数器,态序表NQ3Q2Q1Q000000,例4:分析电路功能。,20101301104011151000,711018111091111,10100,61100,例5：用VHDL语言设计多次预置的十进制电路。,LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;,ENTITYCOUNT10IS;PORT(CLK:INSTD_LOGIC;DATE_OUT:OUTSTD_LOGIC_VECTOR(3DOWNTO0);ENDCOUNT10;,例5：用VHDL语言设计多次预置的十进制电路。,WAITUNTILCLKEVENTANDCLK=1;IFTEMP=“1111”THENTEMP=“0000”ELSIFTEMP(2)=0THENTEMP(2DOWNTO0):=“100”;ELSETEMP:=TEMP+1;ENDIF;DATE_OUT=TEMP;,计数到Q2=0状态时，则呈置数状态，下一个脉冲到来后，置Q2Q1Q0=“100”，Q3维持不变。,其它情况按照8421码计数。,计数到1111状态时，下一个脉冲回到0000状态。,若干片同步计数器组成同步计数链时，就要利用计数控制端CTT、CTP传递进位信号。,（4）同步计数器的级联,三、中规模异步计数器,二、四位二进制可逆计数器,一、四位二进制同步计数器,第二节计数器,3和G3相关联。,DA:时序块的数据输入，从高位低位。QDQA:时序的数据输出，从高位低位。,1.逻辑符号,二、四位二进制可逆计数器74193,CT=0表示输出清零，无任何关联数字，所以是异步清除,高电平有效，用CR标识。2+和G2关联，只要G2高电平有效，2+上升沿到时，加1计数。用UP、DN标识。反之，1-和G1关联，只要G1高电平有效，1-上升沿到时，减1计数。即双时钟输入。,G3不受任何关联，而关联时序块中的数据输入端。当低电平时，数据从输入到输出。用LD标识，且异步预置。,减到最小值时产生借位信号QCB=0,加到最大值时产生进位信号QCC=0,74193功能表,二、四位二进制可逆计数器74193,连接成任意模M的计数器,(1)接成M16的计数器,2.74193功能扩展,二、四位二进制可逆计数器74193,00110101112100031001410105101161100711018111091111,例6：用74193设计M=9计数器。,方法一:采用异步预置、加法计数,（1）接成M16的计数器,态序表NQDQCQBQA,方法二:采用异步预置、减法计数,01001110002011130110401015010060011700108000190000,例7：用74193设计M=9计数器。,态序表NQDQCQBQA,（1）接成M16的计数器,1100,1001,0000,0000,M=(147)10=(10010011)2,1001,1100,1100,1001,例9:用74193设计M=147计数器,（2）接成M16的计数器,三、中规模异步计数器,二、四位二进制可逆计数器,一、四位二进制同步计数器,第二节计数器,(1)触发器A：模2CPA入QA出(2)触发器B、C、D：模5异步计数器。CPB入QDQB出,1.逻辑符号,三、异步计数器74290,Z3若有效，则下面的与门输出高电平。关联数字是3，又根据第一个时序块有3CT=1，则第一个时序块输出为1。同样，又根据第二个时序块有3CT=4，则第二个时序块输出为100，QD=1。从总输出看为1001，即9，所以此时为置9功能。输入用Sg(1)和Sg(2)标识。,Z3若无效，即下面的与门输出低电平。若上面的与门输出高电平，关联数字是非3，即置9无效。数据输出端清零。输入用R0(1)和R0(2)标识。,0000,(3)计数：当R01、R02及Sg1、Sg2有低电平时，且当有CP下降沿时，即可以实现计数。,三、异步计数器74290,例1：采用74290设计M=6计数器。,方法一：利用R端,00000110002010031100400105101060110,0110,0000,M=6态序表NQAQBQCQD,例2：采用74290设计M=7计数器。,M=7态序表NQAQBQCQD0000011000201003110040010510106011071001,方法二：利用S端,0110,1001,例3：用74290设计M=10计数器。,M=10态序表NQAQDQCQB00000100012001030011401005100061001710108101191100,要求：采用5421码计数,f,例4：用74290设计M=88计数器。,方法三：采用两片74290级联,0,1,第五章常用时序模块及其应用,第一节时序集成模块的国标符号第二节计数器第三节寄存器第四节序列码发生器第五节时序模块的应用小结,寄存器移位寄存器,单向移位寄存器,双向移位寄存器,第三节寄存器,用来存放数据,一、寄存器的分类,CT=0表示此端子为低电平时，四个触发器的输出为零。不受任何关联数字影响，异步清除。,（一）中规模寄存器74175,RG4表示四个触发器构成的寄存器。,C1表示此端子是时钟，且上升沿有效。,1.逻辑符号,2.功能,二、寄存器,关联数字是1，关联到时序块的输入端数据送到触发器的输出。,假设4是低位寄存器，1是高位寄存器。,由D触发器的特性方程可知：,欲存入数码1011：,采用串行输入只有一个数据输入端,？,解决的办法：,在4个移位脉冲的作用下，依次送入数码。,左移寄存器：,先送高位，后送低位。,右移寄存器：,先送低位，后送高位。,由于该电路为一左移寄存器，数码输入顺序为：,1,0,1,1,欲存入数码1011，即D1D2D3D4=1011,2.功能,1.逻辑符号,（二）四位单向移位寄存器74195,Q3溢出,74195功能表,（二）四位单向移位寄存器74195,0,1,Q0,2.功能,1.逻辑符号,（三）四位双向移位寄存器74194,(3)保持：M0模式时（MA和MB为低电平），无关联数字，保持输出状态不变。,（三）四位双向移位寄存器74194,74194功能表,1,0,1,0,用VHDL程序实现8位移位寄存器,定义一个中间信号IQ,（三）四位双向移位寄存器74194,2.环形计数器,1.数据转换,3.扭环形计数器,4.分频器,（四）寄存器的应用,1.七位串行并行转换,CP,1,1,并行送数,清零,1D001111111,0,0,右移,2D1D00111111,0,右移,串行并行,七位并行串行,0,1,并行送数,启动,210D0D1D2D3D4D51,0,右移,3110D0D1D2D3D41,0,右移,直到Q5Q4Q3Q2Q1Q0=111111,2.环形计数器,1.数据转换,3.扭环形计数器,4.分频器,（四）寄存器的应用,例1：用74195构成M=4的环形计数器。,2.环形计数器,启动,（2）判断触发器个数：计数器的模n(n为移位寄存器的个数)。,2.环形计数器,1.数据转换,3.扭环形计数器,4.分频器,（四）寄存器的应用,1000110011101111011100110001,例2：设计一M=8的扭环形计数器。,SRG4,CT=0,M1SHIFT,M2LOAD,2,3D,K,1,CP,Q0,Q1,Q2,Q3,C3/1,1,3K,Q3,J,1,3J,2,3D,启动,0,（2）判断触发器个数：计数器的模2n(n为移位寄存器的位数)。,2.环形计数器,1.数据转换,3.扭环形计数器,4.分频器,（四）寄存器的应用,分频器,第五章常用时序模块及其应用,第四节序列码发生器,一、反馈型序列码发生器,二、计数器型序列码发生器,按一定规则排列的周期性串行二进制码。,任意长度的序列码,一、反馈型最长线性序列码发生器,反馈移位型序列码发生器是由移位寄存器和组合反馈电路组成。,工作在左移操作状态。,态序表NQ0Q1Q2Q3DSL,001111111110211100311001410011500111,在时钟脉冲作用下，Q3输出110011110011。,在上述序列信号中，110011是一个循环周期，其循环长度S=6。如果由不同的Q端输出，其序列中1和0的排列相同，仅是初始相位不同。,二、计数器型序列码发生器,2.按要求设计组合输出电路。,计数器+组合输出电路,（一）电路组成,（二）设计过程,1.根据序列码的长度S设计模S计数器，状态可以自定。,例3：设计一产生110001001110序列码发生器。,第一步：设计计数器（1）序列长度S=12，可以设计模12计数器。（2）选用74161。（3）采用同步预置法。（4）设定有效状态为QDQCQBQA=01001111。,二、计数器型序列码发生器,第二步：设计组合电路,（1）列出真值表,（2）卡诺图化简,（3）采用8输入数据选择器实现逻辑函数：,二、计数器型序列码发生器,若对应的方格内有0也有1，则应为1格对应的输入变量的积之和（此积之和式中只能含余下的变量）。,若对应于选择器卡诺图的方格内全为1，则此Di=1；反之，若方格内全为0，则Di=0。,与函数的卡诺图比较，可确定相应的数据输入Di。,二、计数器型序列码发生器,八选一选择器实现函数：地址逻辑变量A2A1A0D,QDQCQBA2A1A0QA-D,D0=D1=D3=D5=0,D2=D6=1,D4=QA,第三步：画电路图,二、计数器型序列码发生器,三、反馈型最长线性序列码发生器(m序列码发生器),2.电路组成：移位寄存器+