实验一四位串行进位加法器的设计实验报告

实验一 四位串行进位加法器的设计一、实验目的1. 理解一位全加器的工作原理2. 掌握串行进位加法器的逻辑原理3. 进一步熟悉Quartus软件的使用，了解设计的全过程，二、实验内容1. 采用VHDL语言设计四位串行进位的加法器2. 采用画原理图的方法设计四位串行进位加法器三、实验步骤1、使用VHDL语言设计1. 打开FileNew Project Wizard输入文件名adder4保存在D盘内，打开FileNewVHDL File,从模版中选择库的说明，use语句的说明，实体的说明，结构体的说明，编写VHDL代码，然后保存、编译。打开FileNewOther FileVector Waveform File,查找引脚，从Edit中选择End Time 输入40、ns 保存。从AssignmentsSettingsSimulator SettingsFunctional然后ProcessingGenerate Functional Simnlation Netlist 确定。选择Start Simulation保存最后的波形图，打开Fileclose关闭工程。底层文件：LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY fadder ISPORT(a, b,cin: INSTD_LOGIC;s, co: OUTSTD_LOGIC);END fadder;ARCHITECTURE arc1 OF fadder ISBEGINs=a xor b xor cin;coa(0), b =b(0),cin=c0,s=s(0),co=carry (1);u2 : fadder PORT MAP (a=a(1), b=b(1),cin=carry(1),s=s(1),co=carry (2);u3 : fadder PORT MAP (a=a(2), b=b(2),cin=carry(2),s=s(2),co=carry (3);u4 : fadder PORT MAP (a=a(3),b=b(3),cin=carry(3),s=s(3),co=c4);END arc2;2、 使用原理图的方法设计打开FileNew Project Wizard输入文件名adder4保存在D盘内，打开FileNewVHDL File,从模版中选择库的说明，use语句的说明，实体的说明，结构体的说明，编写VHDL代码，然后选择File-Create/Update-Create Symbol Files for Current File,选择File-New-Other File-Vector Waveform File,查找引脚，从Edit中选择End Time 输入40、ns 保存。从AssignmentsSettingsSimulator SettingsFunctional然后ProcessingGenerate Functional Simnlation Netlist 确定。选择Start Simulation保存最后的波形图，打开Fileclose关闭工程。文件：LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY fadder ISPORT(Cin,a, b: INSTD_LOGIC;s, co: OUTSTD_LOGIC);END fadder;ARCHITECTURE arc1 OF fadder ISBEGINs=a xor b xor cin;co=(a xor b)and cin)or(a and b);END arc1;原理图：四、实验现象五、 实验体会与收获问题：Error (10500): VHDL syntax error at adder4.vhd(10) near text ); expecting an identifier, or constant, or file, or signal, or variableError (10500): VHDL syntax error at adder4.vhd(19) near text COMPONENT; expecting ;, or an identifier (component is a reserved keyword), or entityError (10396): VHDL syntax error at adder4.vhd(27): name used in construct must match previously specified name adder4Error (10523): Ignored construct adder4 at adder4.vhd(3) due to previous err