EDA技术考试试题B及详细答案

EDA技术第二学期期末问题b答案： b时间： 120分钟2008年6月专业：电子信息工程编号：名称：一、填补问题(20分，每题2分)目前，ASIC制造商独自开发HDL语言，但并不通用。 只有美国国防部开发的()语言成为IEEE. STD_1076标准，为世界公认。加载了protel的Schematic的()和()可以满足一般用户的需要，两个零件库包含二极管、晶体管、电阻、电容器、电感等常用零件。零件封装是指()EDA技术也是基于() 技术发展起来的计算机软件系统。现在世界上有十多家生产CPLD/FPGA的公司，最大的三家是()，LATTIC。在顺序描述语句中，()不支持在MAX-PLUS中。用VHDL语句给定固定值的对象称为对象，主要有常数、信号、变量。 常数表示数字电路的电源和接地等。 信号对应于物理设计的()FPGA分为SRAM-BASE和Anti-Fuse设计时通常选择的两类() 。100毫米=()毫米，7.62毫米=()毫米。PCB封装元件实际上是()二、名词解释问题(20分，每题4分)1 PLD/FPGA2 .比亚3 .铜膜线4 PROM、PAL、PLA5从上到下/从下到上的设计方法三、选题(15分，每题3分)1 .以下常用的热键具有在组件处于浮动状态时编辑组件属性的功能()，)PRTab键空间栏欧洲足球协会2.Design/Options菜单中的以下选项不是交换机选项：()a .快照网格b .隐藏坪c .电气网格D.Title block3 .以下不是VHDL的基本程序结构()a.配置定义区B.ARCHITECTURE定义区C.USE定义区d .实体定义区域关于VHDL中的信号错误如下： ()a .信号的分配可以有延迟时间b .除了当前值以外，信号还有很多相关值，例如历史信息等，变量只有当前值c .信号可以是多进程全局信号d .编号值输入信号中采用代入符号“:=”，可以对信号附加延迟，而不是代入符号“=”。5 .以下各式不正确：()a1011sll=0110bsingleala :位_ vector (7下载到0 )； a=； a (0)=0C (-5) rem 2=(-1 )d 5模式(-2 )=(-1 )四、简单答案(12分，每个问题6分)1电路图设计步骤2可以同时执行过程调用语句，但请注意这些问题五论说问题(13分)MAX PLUSII软件设计过程VHDL语言编程问题(20分钟)(1)VHDL语言制作2输入nor门(5分)(2)VHDL语言制作半加法器(6点)(3)用3)VHDL语言制作12进制同步计数器(9分钟)管脚定义：reset复位en计数控制时钟信号。qa、qb、qc、qd计数器输出EDA技术第二学期期末问题b的答案填补问题(20分)PS公司DEVICE.LIB SYMBOLS.LIB实际零件焊接到基板上时指示的外观和焊点的位置电子设计自动化电子CAD技术ALTERA、XILINXWAIT公司电路连接SRAM-BASE2.54毫米300毫升元件的外观和元件的引线端子的图案二名词解释(20分)1 PLD/FPGAPLD是可编程逻辑器件，FPGA是现场可编程门阵列，两者的功能基本相同，实现原理略有不同。 PLD是可编程逻辑器件，FPGA是现场可编程门阵列2 .比亚需要连接两个水平的铜膜的布线时，需要通孔(Via )、通孔(Via )也称为贯通孔、铜沉孔、金属化孔。导通孔有直通、百叶窗和Buried3 .铜膜线连接两个焊盘的导线，称为Track，没有一般的铜膜布线在相同水平上取不同方向，例如，顶层走水平线，底层走垂直线。 山顶层和底层布线之间的连接采用通孔(Via )连接。4 PROM、PAL、PLAPROM :阵列和固定或阵列可编程，通常用作内存，作为内存地址输入，并作为内存单元的内容输出。 然而，输入的数量太多会增加装置的功耗，并且其限度很大。PLA:and或阵列是可编程的，但它的低速特性和相对PAL、PROM被广泛使用。PAL :或阵列固定，可编程为阵列，其第二代产品GAL可电子改写，可重复编程，具有可设定加密的功能。5从上到下/从下到上的设计方法由下而上的设计方法使用该方法进行硬件设计是通过选择具体部件，然后使用这些部件进行逻辑电路设计，完成系统的硬件设计，然后连接各功能模块，完成系统整体的硬件设计由上而下的设计方法是根据系统的整体要求，分为由上而下三个等级来设计系统硬件。第一层是行动描述的第二层是数据流描述的第三层是逻辑整合三选题(12分)1. A 2.D 3.A 4.D 5.B四简单答案(6 6=12分钟)1电路图设计步骤(6点)设置电路图设计环境的一点放一个零件电路图配线1点编辑和调整1点检查电路图1点生成一个网络表2过程调用语句可以同时执行，但请注意这些问题：(6点)并发过程调用是一个完整的语句，可以在它前面加两点并发过程调用语句必须包含IN、OUT和INOUT参数，并在过程名称后面用括号括起来的两个点上指定并发过程调用中可能有两个以上的返回值。五论说问题MAX PLUSII软件设计流程(13分钟)输入项目文件名(File/Project/Name )输入源文件(图形、VHDL、AHDL、Verlog、波形输入方式)指定CPLD模型(指定/设备)设定管脚、下载方式、逻辑集成方式，在前一步骤中使用AUTO时不需要设定管脚(assign /全局逻辑同步，assign /全局逻辑同步)保存并确认源文件(File/project/Save Check )的文件名与实体名称匹配。指定管脚(max plus/floor plan编辑器)保存和编译源文件(文件/project/save compile )生成波形文件(Max plus/Waveform Editor )模拟(Max plus/Simulator )下载配置(Max plus/Programmer )VHDL语言编程(6 6 10=22分钟)(1)2输入nor门库IEEE；use ieee.std_logic_1164.all；实体nor2is端口(a，b: in std_logic；y: out std_logic；结束nor 2；architecture nor_behave of nor2 isbeginy=a nor b；end nor_behave；(2)半加法器库IEEE；USE ieee.std_logic_1164.all；实体混战系列端口(a，b: IN std_LOGIC；s，co: OUT std_LOGIC；结束半；ARCHITECTURE half1 OF half IS信号c，d :std_logic；BEGINc=a或b；d=a nand b；co=not d；s=c与d；结束符1；(3)十二进制同步计数器管脚定义：reset复位en计数控制时钟信号。qa、qb、qc、qd计数器输出库IEEE；use ieee.std_logic_1164.all；use ieee.std_logic_unsigned.all；实体计数12 is端口(clk，reset，en: in std_logic；qa、qb、qc、qd :输出STD _ logic；结束计数12；architecture behave of count12 issignal count _ 4: STD _ logic _ vector (3down to0)beginqa=count_4(0)qb=count_4(1)qc=count_4(2)qd=count_4(3)处理(