VHDL中 If语句和Case语句的综合_不同

VHDL中If语句和Case语句的整合If和case语句是VHDL中的两个非常重要的语句，如何使用她们描述逻辑电路和时序电路是学习VHDL编程的重要一步。 if和case语句有一定的相关性，也有一定的差异。 同一点是他们能实现几乎相同的功能。 以下主要介绍她们的不同之处。If文在各分支间有优先级，综合得到的电路是类似级联的结构。 Case语句在每个分支中是平等的，综合得到的电路是多路复用器。 因此，将多个ifelseif语句合并得到的逻辑电路的延迟经常比case语句大。 有些初学者最初喜欢ifelsif语句。 因为这个语法表现得更直接，但是在执行速度很重要的项目中，使用case语句更有效。 以下示例显示了if和case语句的集成结果If语句的综合结果Case语句的综合结果对于if，case语句的另一重要之处在于，在用if或case语句形成逻辑电路的情况下，必须为信号设定默认值。 有两种方法。 第一种方法是在if、case语句之前分配目标信号。 这个方法不需要特意写else或whenothers语句。 第二种方法是在else或whenothers语句中按缺省条件分配信号。 如果违反上述规则，则在集成电路时形成transparentlatch (锁存器)、即电平触发的锁存器，在电路的定时分析等中发生大的故障。如果在计时电路中没有为else或whenothers语句分配信号，则集成工具会认为寄存器保留当前输入。 从电路图来看，寄存器的输出回到寄存器的输入。有兴趣的朋友可以使用综合工具尝试下面的代码。 由于篇幅的关系，时间序列电路部分的代码无法粘贴，必要的朋友给我留言。库IEEE；useieee.std_logic_1164.all；useieee.numeric_std.all；entityCaseCombisport(asel : instd _ logic _ vector (3down to0)adin : instd _ logic _ vector (3down to0)aDout:outstd_logic；endCaseComb；architecturertloftcasecombisbegin流程(asel，aDin )begin凯西埃利斯when1000=aDout=aDin(3)when0100=aDout=aDin(2)when0010=aDout=aDin(1)when0001=aDout=aDin(0)whenothers=-aDout=0；结束情况；结束处理；结束RTL；库IEEE；useieee.std_logic_1164.all；useieee.numeric_std.all；entityIfCombisport(asel : instd _ logic _ vector (3down to0)adin : instd _ logic _ vector (3down to0)aDout:outstd_logic；endIfComb；architecturertloftifcombisbegin流程(asel，aDin )beginifaSel(3)=1thenaDout=aDin(3)elsifaSel(2)=1thenaDout=aDin(2)elsifaSel(1)=1thenaDo