《可编程逻辑器件及应用》课程设计报告完整

摘要本课程设计提供了基于FPGA的多功能数码时钟方法，采用EDA作为开发工具，以VHDL语言和图形输入作为硬件描述语言，以Quartus II 9.0作为执行程序的平台，编制的程序进行调试，波形下载到EDA实验箱的FPGA芯片上，实现设计目的的系统主要由分频模块、控制模块、时序模块、显示模块组成。 编译和仿真设计的程序可以下载到可编程逻辑设备中进行验证，在数码代码上完成年、月、日、时、分、秒各显示，通过键输入进行数码时钟的校准时、清零、暂停功能关键词： EDA技术FPGA； 数字码管abstractabstractthecoursedesigngivesafpga-basedmilficationaldigitalclockusingedaadevelopmenttool VHDL语言和graphicalinput nguage， the Quartus ii 9.0 asaplatforrmingtheprogram writtenproceduresdebuggingandrunning thewavieformatersimationdownloadedtothefpgachitoac hedesignforamulti-functionaldigitalclock，with a year，month day，hours，minutesandsecondscount显示器toa24-hourlcyclecount， with the pause time createfuncentionandthehoursandminutesettingfunction.theminsystemismadeaupoffrequencymodule，控制模块，ti displicationmodule.faturcomplingthedesingandsimulationprocedures，theprograpmagelecomplicationdevic the system can complete the yeas day and the hours，minutes and seconds respectively，using keys to modify，clear，startandstopthedigitalclock.keywords:EDA技术； FPGA； 数字时钟； VHDL语言； digital tube目录1绪论，一个课程的背景，一个课程的背景，一个课程的背景_ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ . 1 2整体设计过程的说明.2.1数字钟中的工作方式是什么？设计过程是什么？3单元模块的设计过程。. 5.1点频率模块.5.2计数模块块. 5.3控制模块，控制模块，控制模块，控制模块，控制模块_ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _。 _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ 1绪言1.1课程背景当前的电子产品是功能的多样性、体积最小化、功耗这是传统电子产品和设计上显着的差异师大量使用大规模可编程逻辑器件，提高产品性能，缩小体积，降低功耗。 同时广泛利用现代计算机技术，提高产品自动化程度和竞争力，缩短研发周期。 EDA技术是为了适应现代电子技术的要求，吸收许多学科最新的技术成果而形成的新技术。 EDA技术以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表现方式，以计算机、大规模可编程逻辑器件的开发软件和实验开发系统为设计工具，通过相关的开发软件， 自动完成软件方式设计的电子系统到硬件系统的逻辑编译、逻辑简化、逻辑分割、逻辑映射、编程下载等工作。 最终形成集成电子系统或专用集成芯片的新技术。 本次课程设计将VHDL硬件描述语言与可编程逻辑器件结合，通过数字代码管理动态显示时序结果。 利用可编程逻辑器件具有其他方式所没有的特点，易于学习、方便、新颖、有趣、直观、设计和实验项目成功率高、理论和实践紧密、体积小、容量大、I/O口丰富、编程容易等因此，这次的设计使用可编程逻辑器件实现了。 1.2设计目的目前电子技术的应用无处不在，电子技术不断地改变着我们的生活，改变着我们的世界。 在这个迅速发展的时代，时间对人们来说越来越宝贵，在节奏快的生活中，遇到重要的事情而忘记时间，会带来很大的损失。 因此，需要一个提醒繁忙的人们注意的时机系统。 数字化的表给人们带来了很大的便利。 近年来，随着科学技术的发展和社会的进步，人们对数码钟表的要求也越来越高，传统钟表不能满足人们的需求。 多功能数字钟表的性能和样式也有质量的变化，有电子闹钟、数字闹钟等。 研究数码表及其应用，具有非常现实的意义。 2 .整体设计流程说明： 2.1数字时钟的工作原理振荡器产生稳定的高频脉冲信号，作为数字时钟的时间基准，通过分频器输出标准秒脉冲。 秒计数器满60时进位成分计数器，分计数器满60时进位成时间计数器，时间计数器按照“24反1”的法则进行计数。 完全计数后，各计数器被清除，重新计数。 日期部分有日为28日、29日、30日、31日4种情况，因此日是年和月共同判断其天数，日满则为月，月满则为年。 计数器的输出分别通过数字代码管从解码器中显示。 在时序发生了误差的情况下，可以用调时刻电路进行调时刻、调时刻、调时刻、调年、调月、调日。 控制信号除了一般的定时信号之外，还包括时钟使能信号和时钟清除信号。 控制信号通过44边形键盘输入。 定时电路可以由水晶结晶振荡电路构成，当水晶振动的频率为1MHz时，能够以6次充分频率来得到秒脉冲信号。 解码显示电路由7段解码器完成，显示由数字代码管构成。 三单元模块设计流程3.1分频模块图6分频模块图6分频模块设计的原理主要是计数分频，使用两种分频。 一个用于扫描输入的时钟脉冲，一个用于将50MHZ变化到200HZ的分频，另一个用于将200HZ分频为1HZ，用于时间信号的脉冲。 例如，在200HZ的脉冲计数了200次之后溢出的时钟是1HZ。 程序的模拟波形如图7所示。 3图7的模拟波形，由于50MHZ的模拟过大，模拟时等待的时间长，毛刺多，难以观察实验的结果，所以在软件模拟时将分频变更为1000分频，容易观察现象，在波形中ne3.2计数模块计数模块在计数器中包含年、月、日、时、分、秒，图8和图9分别是秒和日的计数模块。 虽然图8秒的计数模块计数器是本次设计的基本构成部分，但是一些计数器的原理基本相同，LD是预设使能终端，在低电平有效并且LD为0时，DATA的值被提供给NUM。 正常动作时CLK上升，NUM输出加1。 图9日的计数模块4 LD是设置数，NIAN6.0和YUE3.0是当前年月，DATA4.0是预设数，MAX_DAYS4.0是最大天数的输出端，连接到控制器的输入端来调整时间。 仿真波形在图10中示出。 图10仿真波形3.3控制模块5图11控制模块是本设计的核心模块，主要实现时间的设定，KEY1是调节时间的总控制，KEY2、KEY3主要指定数值的增减。 KEY1输入低电平时，时钟暂停，开始调整时钟秒，再多次输入就开始调整的值，RES是结束调整的按钮，无论进入哪个步骤，RES输入低电平时，调整控制都会跳过。 SEC_EN、MIN_EN、HOUR_EN、DAY_EN、MON_EN和YEAR_EN是使能端子，并且当对应的比特处于高电平时调整对应的目标。 SEC5.0、MIN5.0、HOUR4.0、DAY4.0、MON3.0、YEAR6.0分别是秒、分钟、时、日、月、年的预设数，按下调整按钮KEY1时，对应这些设定数SEC_EN为低电平时，选择调整秒的数值。 控制模块的仿真如图12所示。 图12控制模块模拟时间设定键KEY1第一次被按下时设定SEC，SEC_EN有效，KEY2键输入低跳跃时，SEC加1，SEC的值0、1、2、3等被发送到计数器的预设数侧，进行计数当KEY1被再次按下时，设置MIN，其中MIN_EN是有效的，即连接到MIN计数器的LD是有效的，预设数量直接发送到MIN计数器，并且不管计数器中的值现在是多少，结果都变成预设数量的值，并且KEY2按钮变为低跳跃RES结束设定，按下后，计数器进入通常的定时。 另外，也需要抖动模块，主要在状态机中去除毛刺的原理与去除毛刺的原理基本相同，毛刺持续的时间只有510毫秒，因此在想去除毛刺的情况下，可以认为检测到一个信号(低电平)并持续5毫秒按钮就被按下了使用共计3个输入按钮，时间设定选项、时间加1、时间减1、CLK的输入时钟为200HZ。 抖动模块的电路