AD9854中文资料

DDS模块设计DDS模块的设计是本系统的重点，也是本章所述的重点。 DDS模块主要以芯片AD9854为中心设计，如果设计要求满足性能指标，并优化电路，不减小电路面积，13路DDS共存会增加系统的体积。 介绍AD9854的基本特性。4.2.1 AD9854的介绍图4-2 AD9854功能结构框图chart4- 2ad 9854函数结构如图4-2所示，AD9854包括48位相位累加器、可编程时钟倍频电路、逆sinc滤波器、12位300MHz DAC、高速模拟比较器和接口逻辑电路。 主要的性能特性如下所示1 .最大300MHz的系统时钟2 .可以输出通用调制信号、FSK、BPSK、PSK、CHIRP、AM等在3. 100MHz下具有80dB的信噪比4 .内部有4*到20*的可编程时钟倍频电路有2个5.48位的频率控制字寄存器，可以实现高频率分辨率。6 .有两个14位相位偏移寄存器，提供初始相位设置。具有100MHz的8位并行数据传输端口或10MHz的串行数据传输端口。AD9854的芯片封装图如下图4-3 AD9854芯片封装图chart4-3ad 9854芯片加密AD9854具有40个程序寄存器，并且通过将数据写入这些程序寄存器来实现AD9854的控制。表4-1 AD9854并行接口寄存器功能表4-1ad 9854并行linterfaceregisterfunction平行位址寄存器功能标准值0x000x01相位寄存器# 11:8 (15，14位无效)相位寄存器#17:00x000x000x020x03相位寄存器# 213:8 (15，14位无效)相位寄存器#27:00x000x000x040x050x060x070x080x09频率转换字#147:40频率转换字#139:32频率转换字#131:24频率转换字#123:16频率转换字#115:8频率转换字#17:00x000x000x000x000x000x000x0A0x0B0x0C0x0D0x0E0x0F频率转换字#147:40频率转换字#139:32频率转换字#131:24频率转换字#123:16频率转换字#115:8频率转换字#17:00x000x000x000x000x000x000x100x110x120x130x140x15三角频率字47:40三角频率数字39:32三角频率字31:24三角频率字23:16三角频率字15:8三角频率字7:00x000x000x000x000x000x000x160x170x180x19更新时钟计数器31:24更新时钟计数器23:16更新时钟计数器15:8更新时钟计数器7:00x000x000x000x400x1A0x1B0x1C边缘速率计数器1933-36016 (23、22、21、20不起作用)边缘速率计数器15:8边缘速率计数器7:00x000x000x000x1D0x1E0x1F0x20节电控制时钟倍频控制器DDS模式控制和累加器归零控制传输模式和OSK控制0x000x640x200x200x210x22输出振幅乘法器I 1133-36508 (15、14、13、12不起作用)输出振幅乘法器I7:00x000x000x230x24输出振幅乘法器q 1133-36508 (15、14、13、12不起作用)输出振幅乘法器Q7:00x000x000x25输出边缘变化率控制器7:00x800x260x27QDAC、q通道D/A输入11:8QDAC，q通道D/A输入7:00x000x00表4-2 AD9854控制寄存器功能表5-2ad 9854控制器sfunction地址7.76.65.54.43.32.21.1零(零)标准值0x1Dnnn比较器0控制DACI通道DAC数字部分0x000x1EnPLL范围PLL低通倍频第四名倍频3比特倍频2比特倍频第一名倍频0比特0x640x1F清除ACC1清除ACC2Trianglen模式位2模式位2模式位2内部更新0x010x20n开路输出滤波器OSK使能PS模式nn串行位置字节优先SDO启用0x20通过并行总线向程序寄存器写入数据时，实际上只是暂时保存在I/O缓冲器中，在提供更新信号之前，这些数据不会更新到程序寄存器中。 AD9854有两种更新方法：内部更新和外部更新。 内部更新通过更新时钟计数器完成，计数器为零后发生内部更新信号的外部更新，需要向外部更新管脚提供高电平的脉冲。 默认的更新模式为内部更新，可以通过设定控制寄存器0x1F的0位来变更。4.4.2多AD9854应用原理和方法多重相位控制信号源的设计密钥是实现多重DDS模块的相位同步控制。 要实现多重DDS相位同步，只需在各DDS设置完成相位偏移后，提供使各DDS同步的外部更新信号。 基于上述操作原理，以AD9854为例，说明了多相位控制信号源的基本结构。图4-4复用DDS结构相位控制信号电路图chart4- 4多DDS constitution和主要图4-4的左半部分具有正确的多路复用DDS的结构，从统一时钟源提供基准时钟，经由并行或串行总线设置相位偏移，并且将其值存储在每个电路AD9854的缓冲寄存器中。 通过统一的外部更新信号开始各电路DDS同步动作，实现各电路DDS信号间的相位差同步动作。参考时钟的连接方式很重要，在图4-4的右半部分示出了错误的连接方式。 当基准时钟和DDS之间的距离不同时，DDS的基准时钟变得不同步，并且不能确保DDS的同步。并且，外部更新信号Update不需要严格具有相等的长度，但是期望地在更新信号被发送到AD9854之后，在内部系统时钟(根据外部时钟倍频和相位同步)的上升时触发更新，因此确保基准时钟和准确的定时。 各道路DDS的更新信号和内部系统时钟有可能发生1个时钟周期的抖动，在该系统时钟的前后2个时刻发生更新。 Update信号和系统时钟的时序要求如下所示图4-5a单端外部参照时钟输入模式下的信号定时的更新chart4-5autodupdatingsinglereferenciclockmode图4.5b差分外部参照时钟输入模式定时更新信号定时chart4-5aupdateschedulingindiffernecefreferrclockmode对于AD9854，真正的相位值是相位偏移值与相位累加器的输出值的和，且其在更新相位偏移值的情况下必须确保相位累加器的值已确定。 最简单的方法是，在设置相位之前，用主复位信号复位所有AD9854，并将AD9854的寄存器恢复为默认值(参见表4-1 )。以下步骤可以实现多个AD9854的可控相位同步输出1、接通电源后，如果向所有AD9854的复位信号引脚MasterRest供给最多10个系统时钟的复位信号，则所有AD9854的程序寄存器都恢复为默认值。2、使用并行总线设定AD9854的特殊功能寄存器a .更新模式被设定为外部信号更新模式，DDS动作为单模式，即寄存器0x1F=0x00；b，基准时钟为30MHz，为了得到这里为210MHz的系统时钟，将倍频设定为7，并且超过200MHz，所以要接通PLL低通，即，寄存器0x1e=0x3dc、电源仅接通I通道DAC和数字部分，寄存器0x1D=0x14；d、接通输出滤波、无OSK功能、寄存器0x20=0x40； 指定是设定还是不设定内部更新时钟。3、在所有AD9854都完成模式设置之后，当内部更新时钟寄存器的计数变为0时，步骤2中的设置被真更新。 在此情况下，频率控制字为0，所以相位累加器不动作，且始终为0。4 .在通过上述顺序完成所有AD9854的初始设置之后，使用并行传输将频率转换字#1和相位偏移寄存器#1写入到各AD9854中。5、当在完成对所有AD9854的频率和相位的设置之