eda技术实习报告

中国地质大学（武汉）EDA技术实习报告姓名_赵卓亚_班号_075132班_学号_20131004220_院系_机械与电子信息学院_专业_通信工程_指导教师_王巍_成绩_实验一、3/8译码器和半加器的实现一、实验目的1学习QUARTUS的基本操作；2熟悉教学实验箱的使用3设计一个3/8译码器；4初步掌握VHDL语言和原理图的设计输入，编译，仿真和调试过程；二、实验说明及要求本实验要求使用VHDL语言描述3/8译码器，并在实验平台上面实现这个译码器。描述的时候要注意VHDL语言的结构和语法，并熟悉QUARTUS的文本编辑器的使用方法。尝试使用不同的VHDL语言描述语句实现3/8译码器，并查看其RTL结构区别，理解不同描述方法对综合结果的影响。将程序下载到实验箱上，分别用按键和LED作为输入和输出对结果进行验证，进一步熟悉所用EDA实验箱系统。1用VHDL语言编写3/8译码器（IF语句，CASE语句，布尔方程，以及并行语句中的WHENELSE语句，WITSELECWHEN）；2编写3/8译码器模块的源程序，完成半加器的原理图；3在QUARTUSII平台上仿真；4在实验板上面实现这个3/8译码器。三、实验思路1、3/8译码器由资料了解到38译码器的工作原理与真值表，来编写程序。输入X1X2X3输出Y1Y2Y3Y4Y5Y6Y7Y80000010100111001011101111000000001000000001000000001000000001000000001000000001000000001图113/8译码器参考真值表参考图11分析知，38译码器有3个输入和8个输出。假设输入低电平有效，指定当输入为111时，译码后为指定的状态，即输出00000001。依此类推，当输入为110时，输出01111111，当输入为101时，输出11011111，当输入为100时，输出11101111，输入011时，输出为11110111，输入为010时，输出11111011，输入为001时，输出11111101，输入为000时，输出为11111110。通过拨动开关，即代表输入，经过译码，观察LED灯点亮的情况，完成3/8译码器实验。2、半加器图12半加器原理图C为进位位，S为本位。A,B分别为两个输入信号，真值表如下图13半加器真值表四、实验步骤1、执行程序LIBRARYIEEEUSEIEEESTD_LOGIC_1164ALLENTITYYMQ38ISPORTA,B,CINSTD_LOGICDOUTSTD_LOGIC_VECTOR7DOWNTO0DEFINEPOTR,3INPUT,8OUTPUTENDYMQ38ARCHITECTUREBEHAVOFYMQ38ISSIGNALINPUTSTD_LOGIC_VECTOR2DOWNTO0BEGININPUTDDDDDDDDDBCD_OUTBCD_OUTBCD_OUTBCD_OUTBCD_OUTBCD_OUTBCD_OUTBCD_OUTBCD_OUTBCD_OUTBCD_OUTBCD_OUTBCD_OUTBCD_OUTBCD_OUTBCD_OUTBCD_OUTWEIWEIWEIWEIWEIWEIWEIWEINULLENDCASEENDIFENDPROCESSP2PROCESSSHUZI进行段选BEGINCASESHUZIISWHEN“0000“DUANDUANDUANDUANDUANDUANDUANDUANDUANDUANNULLENDCASEENDPROCESSEND实验现象数码管上依次同时显示31004220八个数字。（2）24进制数码管显示包括分频器、BCD译码器、二选一数据选择器和24进制计数器。，分频器程序LIBRARYIEEEUSEIEEESTD_LOGIC_1164ALLUSEIEEESTD_LOGIC_ARITHALLUSEIEEESTD_LOGIC_UNSIGNEDALLENTITYINT_DIVISGENERICNINTEGER50000000PORTCLOCKININSTD_LOGICCLOCKOUTOUTSTD_LOGICENDARCHITECTUREDEVIDEROFINT_DIVISSIGNALCOUNTERINTEGERRANGE0TON1SIGNALTEMP1,TEMP2STD_LOGICBEGINPROCESSCLOCKINBEGINIFRISING_EDGECLOCKINTHENIFCOUNTERN1THENCOUNTERBBBBBBBBBBBNULLENDCASEENDPROCESSEND，二选一数据选择器LIBRARYIEEEUSEIEEESTD_LOGIC_1164ALLENTITYMUX2_1ISPORTD0,D1INSTD_LOGIC_VECTOR3DOWNTO0TINSTD_LOGICQOUTSTD_LOGIC_VECTOR3DOWNTO0ENDMUX2_1ARCHITECTUREBEHAVEOFMUX2_1ISBEGINQ5999999THENBEEPDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUT“00000000“ENDCASEENDIFIFCJ“011“THEN计时时间显示和设置模式H1HOU1H2HOU2M1MIN1M2MIN2S1SEC1S2SEC2ELSE闹铃时间现实和设置模式H1SETH1H2SETH2M1SETM1M2SETM2S1“1111“S2“1111“ENDIFENDPROCESSDISPYANSHIPROCESSCLKVARIABLEFPINTEGERRANGE0TO29999BEGINIFCLKEVENTANDCLK1THENIFFP29999THENFP0CP_5MSNOTCP_5MSELSEFPFP1ENDIFENDIFENDPROCESSQUOUTPROCESSCP_5MS,KEYINBEGINIFCP_5MSEVENTANDCP_5MS1THENQ1KEYINQ2Q1Q3Q2ENDIFENDPROCESSPROCESSQ1,Q2,Q3BEGINIFQ10ANDQ20ANDQ30THENKEYOUT0ELSEKEYOUT1ENDIFENDPROCESSPROCESSKEYOUT,CJBEGINIFRISING_EDGEKEYOUTTHENIFCJ“111“THENCJ“000“ELSECJCJ1ENDIFENDIFENDPROCESSENDONE2、实验现象图51数字钟原理图数码管上开始从秒开始计时，可实现计时功能，由于程序问题，其他功能未实现。五、后期反思数字钟的实现综合性很强，对于自己现在的水平来说比较困难，不能灵活运用VHDL语句编写、工程下多个文件的组合编译、封装各模块并绘制原理图每一部分都耗费了比较长的时间，所以进度很慢，对于后期的几项功能也没有完全实现。项目需要进行TOPDOWN即从上至下进行设计的方法，将每一模块分别编程仿真实现之后，再拼装到一块，使其实现完整的数字钟功能。限于自身学习能力和时间原因，我和同伴参考其他同学的建议，最终做出计时这一模块，没能全部完成项目设计。总结EDA实习就这样结束了，通过EDA的几次实习，为我大体上了解了QUARTUS的用法以及实验箱的用法，还学会了简单的编程。相比于传统的数字电路设计（基于原理图，采用试凑设计法对数字系统进行设计），现代系统设计则基于PLD硬件和EDA工具的支持，通过对芯片的设计完成功能。它采用TOPDOWN设计方法，采用逐级仿真技术，以便早发现问题，修改方案，适合多人多任务的并行工作。EDA实习，让我对于这一方面产生了浓厚的兴趣，通过自己编程，就可以设计自己的芯片，这使得我在学习之余，体会到学习的乐趣，有成就感。实习