【毕业设计】gmsk通信收发系统设计

GMSK通信收发系统的设计1GMSK系统功能和要求作为软件无线电系统中重要组成部分的调制解调技术一直是通信领域的热点课题。最小高斯频移键控GMSK是一种典型的连续相位调制方式。GMSK信号具有优良的功率谱特性功率谱旁瓣快衰减特性，在对信号频带严格限制的各种数字通信领域中得到广泛的应用，又由于其包络恒定，在具有限幅特性的C类放大器构成的非线性信道中体现出比QPSK相位调制更多的优势，因而在无线通信领域得到了广泛应用，如GMS系统、GPRS系统、无线局域网、航空数据链、卫星通信等。目前，GMSK信号已经成为地面蜂窝移动通信系统的一种标准。本系统的功能即是基于GMSK调制，实现GMSK数字基带系统的通信收发与实现。发射机部分实现数据的采样、插值、高斯限带低通滤波、MSK正交调制、数字上变频等功能。接收机部分实现数字下变频、MSK正交解调、低通滤波、抽取、位同步抽样判决等功能。系统主要参数原码传输速率为500KHZ，系统采样率为5MHZ，系统主时钟品，上下变频的本地振荡频率为125MHZ，系统主时钟频率为50MHZ。2系统设计方案21系统总体架构1、发射机部分原始码元信号首先经过双极性编码，然后对其进行采样，经过插值提高数据采样率，通过高斯低通滤波器对原始信号进行带宽限制处理，然后对限带信号进行MSK基带调制，生成相互正交的I、Q两路基带信号，I、Q两路信号再分别与在载波COSN、SINC相乘，最终再通过加法器，使两路信号相加，得到最终的GMSK调制信号，通过DA送到天线部分。发射机结构框图如图1。图1GMSK发射机结构2、接收机部分经过AD采样过后的GMSK信号首先分别和数字载波COSN、SIC相乘，再通过低通滤波器，得到I、Q两路信号，对I、Q信号通过MSK解调，得到基带信号，通过CIC抽取滤波器后，降低基带信号的采样率，最后对解调后的基带信号做位同步、抽样判决，最后解码恢复出原始码元。接收机结构框图如图2所示。图2GMSK接收机结构22数字低通滤波器的设计GMSK调制解调通信系统中，MSK调制前需要加一个预调制滤波器，对信号带宽进行限制，抑制信号高频分量、带外辐射功率，同时防止过大的瞬时频偏，而高斯低通滤波器就是一种满足限带特性的预调制滤波器。同时，数字下变频、MSK正交解调后，需要进行低通滤波处理，滤除高频分量，因此，数字低通滤波器的设计在GMSK通信系统中就显得非常重要。本系统中，我们选择高斯低通滤波器的BT05，以达到限制源码带宽和减小基带波形码间串扰的平衡，B为高斯滤波器的3DB带宽，T为码元间隔，由于源码速率为500K，所以T1/500K，B250KHZ。传统滤波器采用乘累加式结构，当滤波器阶数过高时，会占用大量硬件乘法器和块RAM资源，运算速率比较慢。而FPGA中自身的查找表结构和丰富的触发器资源，令我们可以采用分布式算法实现FIR低通滤波，提高运算速度，实现高速信号处理。设KA是滤波器系数，KXN是N时刻的第K个采样输入数据，YN为N时刻的系统响应。1NKYAXN1式1中，KXN可以写成下式2的形式102BBKKBXNX22式中，B为数据格式的字长，为变量的二进制位，只有”0”和”1”两种状态，将2代入1中（3）括号里的每一乘积项代表着输入变量的某一位与常量的二进制“与”操作，加号代表着算术和操作，指数因子对括号中的和加权。如果事先构造一查找表，该表存储着括号中所有的可能值，就可以通过所有输入变量相对应位的组合向量XNB,XN1B,X1B对该表进行寻址，该查找表称为分布式查找表DALUT。DALUT的构造规则如下FPGA中实现分布式算法的硬件结构如图3所示图3FPGA实现分布式算法的硬件结构例1、实现一3阶分布式FIR滤波器，C02，C13，C21。MODULEDACLK,X_IN,YINPUTCLKINPUT30X_INOUTPUT60Y/因为数据最高位移动3位,所以Y为输入数据位数3位7REG60YREG20X0,X1,X2,X3/X0为输入3个数据的第0位X20,X10,X00/X1为输入3个数据的第1位X21,X11,X01/X2为输入3个数据的第2位X22,X12,X02/X3为输入3个数据的第3位符号位X23,X13,X03WIRE30Y0,Y1,Y2,Y3/Y0,Y1,Y2,Y3为对应X0,X1,X2,X3位的查找表输出REG40S0,S1REG30T0,T1,T2,T3ALWAYSPOSEDGECLKBEGINDAINTEGERKFORK0K3SIGNBITREG30TABLE_OUT/THISISTHEDACASETABLEFOR/THE3COEFFICIENTSC2,C1,C01,3,2ALWAYSTABLE_INBEGINCASETABLE_IN0TABLE_OUT01TABLE_OUT22TABLE_OUT33TABLE_OUT14TABLE_OUT15TABLE_OUT16TABLE_OUT47TABLE_OUT2DEFAULTENDCASEENDENDMODULEMODULEDA6TAB2TABLE_IN2,TABLE_OUT2/查找表2INPUT20TABLE_IN2/THREEBITOUTPUT30TABLE_OUT2/RANGE2TO43SIGNBITREG30TABLE_OUT2/THISISTHEDACASETABLEFOR/THE3COEFFICIENTSC5,C4,C32,1,3ALWAYSTABLE_IN2BEGINCASETABLE_IN20TABLE_OUT201TABLE_OUT232TABLE_OUT213TABLE_OUT224TABLE_OUT225TABLE_OUT256TABLE_OUT217TABLE_OUT24DEFAULTENDCASEENDENDMODULE在本GMSK数字基带系统中，我们的高斯低通滤波器部分采用的是ISE中的FIR滤波器IP核进行设计FIRDINDOUTCLKNDRDYRFDFIRIP端口信号说明RDYOUTPUT表明FIR一个新的采样数据已经计算完成，可以从DOUT读出（高电平有效）RFDOUTPUTREADYFORDATA，表明当前采样点的运算已经完成，反馈回数据输入模块，表明FIR可以开始接收新的输入数据（高电平有效）NDINPUTNEWDATA，新数据已经悬挂在输入数据线上，FIR根据此标志，从DIN上读入数据。一般，数据发送模块根据RFD信号，当RFD信号为高，数据发送端便发送数据，同时将ND信号置高。需要注意得是，对FIRIP核进行参数设置得时候，有一参数L（LATENCY），时钟延时。对于数据宽度B16位的DIN，1）当FIR采用串行结构运算FIR为对称结构LB117/1/SCLKCLKFBFL为输入数据DIN得速率CLKF为FIRIP核的时钟频率FIR为非对称结构LB16/SCLKCLKFBFL2）当FIR采用并行结构运算L1，/SCLKCLKFLF3）当FIR采用串并结构运算L5，/5SCLKCLKFF一般，数据发送端与FIR选取相同时钟频率CLKF，但一般数据速率SF却与CLK并不相同，/SCLKFL。FIR滤波器的系数通过一个COE文件导入IP核，COE文件内容为RADIX10COEFDATA4,15,52,151,380,832,1579,2599,3710,4594,4933,4594,3710,2599,1579,832,380,151,52,15,4程序段如下MODULEGFSK1CLK0,RSTIN,DOUT,FIRRDY/发射端的高斯低通滤波器INPUTCLK0,RSTIN/CLK0为外部输入时钟,50M/RSTIN为复位信号OUTPUT310DOUT/滤波器输出数据OUTPUTFIRRDY/滤波器运算完成标志WIRECLK,CLKFX,CLK1,CLOCK,INO,FIRS,RFD,FIRRDYWIRE150FIRINCLK2CLK2CLK,CLOCK/时钟模块2,产生50K时钟CLOCKCLK4CLK4CLK0,RSTIN,CLKFX,CLKBUG,CLK,LOCK/时钟模块4,调用锁相环时钟发生器,/CLKFX为34M时钟输出/CLK为经过锁相的50M主时钟CLK5CLK5CLKFX,CLK1/时钟模块5,产生85M的时钟CLK1SEND2SEND2CLOCK,INO/以50K的速率发射原始数据INOREC2REC2CLK1,RFD,INO,FIRIN,FIRS/数据产生模块,主时钟85MCLK1/RFD为滤波器反馈的前一采样点运算完成标志信号/FIRIN为把INO转换成16位Q15格式的数据/FIRS为数据发射标志ND,通知滤波器接收数据FIRFIRFIRS,FIRRDY,CLK1,RFD,FIRIN,DOUT/滤波器模块/采用串行运算结构,L17/17个时钟CLK1采样一个数据,采样数率为500KENDMODULEMODULESEND2CLOCK,INO/INO为50K的输出数据INPUTCLOCKOUTPUTINOREG310INREGREGINO“0“REG70TEM“00000000“ALWAYSPOSEDGECLOCKBEGININREG，则继续与相减根据减法结果与溢出标志判断RECOUT与大小，若RECOUT，则将RECOUT2值送入正余弦函数输入端；若RECOUTPI情况下，/将累加结果RECOUT送到SUB2，继续与PI做减法的使能标志信号/COM2为SUBC2接收SUB2减法结果使能标志,应比MULS1滞后1个时钟/减法器IP需要1个时钟得到减法结果SUB2SUB2RECOUT,B2,QV2,SUBR2,CLK,MULS1/将累加结果RECOUT与PI相减/SUBR2为减法结果，QV2为溢出标志/MULS1为1表明RECOUTPI,还需与PI相减，做比较SUBC2SUBC2CLK,COM2,QV2,SUBR2,ZHENG1S,COMRE1/对SUB2减法模块做比较判断/COMRE1为1表示RECOUT大于PI,为0表示RECOUT小于PI/ZHENG1S为与PI比较完成标志ZHENG1ZHENG1CLK,COSS1,COSIN1,ZHENG1S,COMRE1,RECOUT,COSS,COSIN/累加结果处理模块2/COSS累加结果处理完成标志信号/COSIN为送给正余玄函数的经处理的累加值，在PI与PI之间COS2COS2COSIN,COSS,CLK,X_OUT,Y_OUT,RDYENDMODULEMODULEBITADJ1CLK,FIRRDY,DOUT,ADJOUT1,MCOEF,ADJR1/将滤波器输出结果转化为Q13格式的数ADJOUT1INPUTCLK,FIRRDYINPUT310DOUTOUTPUT140ADJOUT1OUTPUT130MCOEF/MCOEF为累加前的调制系数KFTS0157OUTPUTADJR1/位格式转换完成标志REG130MCOEFREGADJR1“0“REGADJC1“00“REG140ADJOUT1REG310RDOUTALWAYSNEGEDGECLKBEGINIFFIRRDY1BEGINCASEADJC12D0/当滤波器输出标志到来时缓冲一个时钟采样数据BEGINRDOUT8D17/将滤波器右移17位，Q30格式转化为Q13格式MCOEF8D13/RGFQ右移13位，变为Q13格式的数ADDS0COMREB,RECOUT大于PISTATE0COMREB，RECOUT大于PI,COMRE置1STATE0COMRE1B,RECOUT大于PISTATE20COMRE1B,RECOUT大于PISTATE2PI情况下，/将累加结果RECOUT送到SUB2，继续与PI做减法的使能标志信号/COM2为SUBC2接收SUB2减法结果使能标志,应比MULS1滞后1个时钟/减法器IP需要1个时钟得到减法结果OUTPUT150COSIN1,B2/COSIN1为RECOUT2PI后的值/B2输出PIREGCOSS1“0“REGMULS1“0“REGCOM2“0“REGCOU1“1“REGCOU11“0“REG150COSIN1“0000000000000000“REG150B2“0000000000000000“REG150REIN“0000000000000000“/REIN为累加结果RECOUT缓冲寄存器ALWAYSPOSEDGECLKBEGINIFFU1S1BEGINIFCOMRE0BEGIN/累加结果小于PI情况REINPI情况下，/将累加结果RECOUT送到SUB2，继续与PI做减法的使能标志信号/COM2为SUBC2接收SUB2减法结果使能标志,应比MULS1滞后1个时钟/减法器IP需要1个时钟得到减法结果SUB2SUB2RECOUT,B2,QV2,SUBR2,CLK,MULS1/将累加结果RECOUT与PI相减/SUBR2为减法结果，QV2为溢出标志/MULS1为1表明RECOUTPI,还需与PI相减，做比较SUBC2SUBC2CLK,COM2,QV2,SUBR2,ZHENG1S,COMRE1/对SUB2减法模块做比较判断/COMRE1为1表示RECOUT大于PI,为0表示RECOUT小于PI/ZHENG1S为与PI比较完成标志ZHENG1ZHENG1CLK,COSS1,COSIN1,ZHENG1S,COMRE1,RECOUT,COSS,COSIN/累加结果处理模块2/COSS累加结果处理完成标志信号/COSIN为送给正余玄函数的经处理的累加值，在PI与PI之间COS2COS2COSIN,COSS,CLK,X_OUT,Y_OUT,COSRDY/对COSIN求余弦和正弦值,生成I、Q基带信号/X_OUT,Y_OUT为Q14格式的16位数DEMPDEMPCLK,COSRDY,X_OUT,Y_OUT,DEMS,IDY,QDY/对I、Q通道进行延时的模块/IDY为XIN1,QDY为XQN1,也为Q14格式/DEMS为乘法器使能IMULIMULCLK,X_OUT,QDY,IOUT,DEMS,RDY1/XINXQN1，IOUT为乘积结果Q28格式的32位数QMULQMULCLK,Y_OUT,IDY,QOUT,DEMS,RDY2/XQNXIN1，QOUT为乘积结果Q28格式的32位数SDEMSDEMCLK,RDY1,IOUT,QOUT,DEMOUT,BITSS/QOUTIOUT,得到解调信号DEMOUT,/解调标志BITSSENDMODULEMODULEDEMPCLK,COSRDY,X_OUT,Y_OUT,DEMS,IDY,QDY/延时模块，产生XIN1,XQN1INPUTCLK,COSRDYINPUT150X_OUT,Y_OUTOUTPUTDEMS/乘法器使能OUTPUT150IDY,QDY/XIN1,XQN1REG150IDY“0000000000000000“/初始化REG150QDY“0000000000000000“REGDEMS“0“REG30COUT“0000“/存储器组地址指针REG150DEMD1150/存储器组，储存I通道信号REG150DEMD2150/存储器组，储存Q通道信号REGCHANG“0“/状态变量ALWAYSPOSEDGECLKBEGINIFCOSRDY1BEGINDEMD1COUT7D95BEGINMADDRCOS7D95BEGIN/对正弦地址处理MADDRSINMADDRSINR7D96ENDELSEBEGINMADDRSINMADDRSINRENDEND4D3BEGINNCOCOSNCOD/RAMND置1后一周期，将查找表输出值赋给COS输出值RAMND1B0/同时RAMND清0，等待查询SIN值PHASEADDR7D0/查找表地址清0，等待赋正弦地址STATE4D4END4D4BEGINPHASEADDRMADDRSIN/将正弦地址赋给查找表地址RAMND1B1/查找表使能置1STATE4D5END4D5BEGIN/等待一个周期STATE4D6/查找表模块需1周期得到查找值END4D6BEGINNCOSINNCOD/将查找表输出赋给SIN函数值RAMND1B0/查找表使能清0DUCS1B1/COS,SIN值查找完毕，准备进行混频相乘STATE4D7END4D7DUCS1B0ENDCASEENDENDENDMODULEMODULEDUCACLK,DUCIRDY,DUCIO,DUCQO,DUCOUT,DUCRDY/对混频后I、Q两路信号相加，/得到中频信号DUCOUTQ15INPUTCLK,DUCIRDYINPUT310DUCIO,DUCQOOUTPUT150DUCOUTOUTPUTDUCRDYREGDUCRDY“0“REG150DUCOUT“0000000000000000“REG10DUCSTATE“00“REG150DUCIOR16D0REG150DUCQOR16D0ALWAYSPOSEDGECLKBEGINIFDUCIRDY1BEGINDUCSTATE2B00ENDELSEBEGINCASEDUCSTATE2D0BEGINDUCIORDUCIO3116/取I、Q两路信号高16位，得到Q15格式的数DUCQORDUCQO3116DUCSTATE2B01END2D1BEGINDUCOUTDUCIORDUCQOR/I、Q相加，得到中频信号DUCOUTDUCRDY1DUCSTATE2B10END2D2DUCRDY0ENDCASEENDENDENDMODULEDUCM1、DUCM2为I、Q通道的混频乘法器，我们采用ISE自带的乘法器IP核。MSKNCO为余弦函数查找表，我们的为ISE的DDSIP核，深度设为96，PHASEADDR地址输入，RAMND为ROM使能信号。DDSIP核产生所需频率的正余弦波样本，其NCO功能框图如下寄存器寄存器正弦ROM表正弦输出余弦输出相位增量寄存器寄存器其中相位增量部分为一26位无符号数，最高位为个位，以为单位。DUC工作时，每向DUC输入一个待下变频的信号采样样本，NCO就增加一个2/FLOS的相位增量，然后按照2/FLOS相位累加角度作为地址，检测该地址上的正余弦数值并输出到数字混频器，与信号样本相乘，乘积再经过LPF输出，即完成了下变频。查找表数据深度及查找地址步进STEP的确定（0，2）整个相位区间由查找表总的点数（96）完全表示OSFLTEP总的点数步进由于系统中频固定为625K，采样率500K，所以相位增量为固定值025，步进为12。MODELSIM仿真的NCO正余弦样本波如下I、Q信号经数字上变频后最终形成的GMSK中频信号如下由图可见，GMSK为调制指数为05的FSK信号。26位同步抽样判决模块的设计位同步可分为自同步和外同步两种。自同步是直接从接收的信号中提取位同步信息，而外同步是在发射端专门发射导频信号。例如，在基带信号频谱的零点插入所需的导频信号，在接收端利用窄带滤波器就可以从解调后的基带信号中提取所需的同步信息。插入导频也可以使数字信号的包络随同步信号的某种波形变化。在相移或频移键控时，在接收端只要进行包络检波就可得到同步信号。在某些通信设备中，还通常让发射方在发射信息之前，先发射一串特定的码（同步码）来进行位同步。例如常用的一串0，1交替序列。接收方接收到同步码字后与本地产生的定时脉冲作互相关运算。根据相关的结果，不断调整时钟脉冲的位置，当相关值最大时认为同步信号对准了。自同步法是数字通信中常用的方法，它可以通过滤波法、延迟相干法、锁相方法等实现。对于不归零的二进制随机序列，不能直接从中滤出位同步信号，但可以通过波形变换，变成归零信号，然后进行滤波，就可以滤出同步信号了。迟延相干法与相干解调类似，不过其迟延时间J要小于码长T。接收信号与迟延信号相乘后，就可以得到一组码冲宽度为J的矩形归零码，这样就可以得到位同步信号的频率分量。位同步信号的大小与移相数值有关，当移相后的信号与原信号同相或反相时输出的位同步信号最大。本系统由于采样率固定（500K），码元速率（50K），同样已知。采用过零点判决法，进行抽样判决，具体步骤如下1、首先找到零点当前值前一时刻值，若乘积结果为0，则当前点为零点。当前值前一时刻值，若乘积结果为负，则取当前点与前一时刻点绝对值更小的一点作为零点。2、计5个点，进行抽样判决。3、再计10个点，进行抽样判决。纠正实时纠正。计数中，记录每一个新来数据与前一数据的乘积，若乘积0，则判断找出新的零点，重新开始计数。设一计数器SYSCOUT，实现当SYSCOUT0，抽样判决，同时SYSCOUT10；每次新来一个数据，SYSCOUTSYSCOUT1；当纠正过程出现零点SYSCOUT5（当前点为零点）SYSCOUT4（前一时刻点为零点）程序如下MODULEGMSKCLK0,RSTIN,DEMOUT,BITSS,BITOUTINPUTCLK0,RSTIN/CLK0为外部晶振，RSTIN复位信号INPUTBITSS/解调标志BITSSINPUTDEMOUT/解调信号DEMOUTOUTPUTBITOUT/接收源码输出WIRECLK,CLKFX,CLK1,CLOCKWIRE310SYSIN1/SYSIN1为上一时刻解调输出数据WIRE630SYSDATA/SYSDATA为上一时刻与当前时刻解调输出的乘积结果/时钟模块部分CLK2CLK2CLK,CLOCK/时钟模块2,产生50K时钟CLOCKCLK4CLK4CLK0,RSTIN,CLKFX,CLKBUG,CLK,LOCK/时钟模块4,调用锁相环时钟发生器,/CLKFX为34M时钟输出/CLK为经过锁相的50M主时钟CLK5CLK5CLKFX,CLK1/时钟模块5,产生85M的时钟CLK1/抽样判决位同步部分BITSYSSBITSYSSCLK,DEMOUT,BITSS,SYSIN1,DMULS/缓存模块,存储上一采样点数据/SYSIN1为上一时刻解调输出数据/DMULS为DMUL使能DMULDMULCLK,DEMOUT,SYSIN1,SYSDATA,DMULS,SYSRDY/将上一采样点解调数据与当前解调数据相乘/SYSDATA为64位乘积结果Q56/SYSRDY为下一模块使能DECIDEDECIDECLK,DEMOUT,SYSIN1,SYSDATA,SYSRDY,BITCOMPS/纠正零点与计数模块/BITCOMPS为抽样判决标志BITSYSCOMPBITSYSCOMPDEMOUT,CLK,BITCOMPS,BITCOMPR,BITDECS/抽样判决模块/BITCOMPR判断解调输出值为正还是负的标志/BITDECS输出模块使能BITDECBITDECCLK,BITDECS,BITCOMPR,BITOUT/输出模块/BITOUT为接收模块经抽样判决最终输出结果ENDODULEMODULEBITSYSSCLK,DEMOUT,BITSS,SYSIN1,DMULS/缓存模块,存储上一采样点数据INPUTCLK,BITSSINPUT310DEMOUT/输入解调信号OUTPUT310SYSIN1/SYSIN1为上一时刻解调输出数据OUTPUTDMULS/下一模块使能REG310SYSIN“00000000000000000000000000000000“REG310SYSIN1“00000000000000000000000000000000“REGDMULS“0“ALWAYSPOSEDGECLKBEGINIFBITSS1BEGINSYSIN1SYSIN/缓存上一采样点解调输出数据SYSINDEMOUT/缓存当前采样点解调输出数据DMULS1ENDELSEBEGINDMULS0ENDENDENDMODULEMODULEDECIDECLK,DEMOUT,SYSIN1,SYSDATA,SYSRDY,BITCOMPS/纠正零点与计数模块INPUTCLK,SYSRDYINPUT630SYSDATA/SYSDATA为上一时刻与当前时刻解调输出的乘积结果INPUT310DEMOUT,SYSIN1/当前与上一时刻解调输出OUTPUTBITCOMPS/BITCOMPS为抽样判决标志REGBITCOMPS“0“REG630REGDATA“0000000000000000000000000000000000000000000000000000000000000000“/缓存乘积结果REG630REGDATA2“0000000000000000000000000000000000000000000000000000000000000000“/用以判断乘积正负的寄存器REGWCOUT“0“REG70SYSCOUT“00000000“/采样点计数器,并且初始化REGREGCOUT“0“REGSUBCOUT“0“REGBITCOUT“0“REGBITEND“0“REG30RSMALL“0000“REG310DEMOUTREG,SYSIN1REG,DEMREG,SYSREGALWAYSPOSEDGECLKBEGINIFSYSRDY1BEGINWCOUT1/状态变量初始化REGCOUT1SUBCOUT1BITCOUT1BITEND1RSMALL4D0ENDELSEBEGINIFWCOUT1BEGINREGDATASYSDATA/取出当前和前一采样点解调输出的乘积结果WCOUT0ENDELSEBEGINIFREGDATA0BEGINSYSCOUT8D5/若乘积为0,则当前点为零点,计数器置5,过5个点后做抽样判决ENDELSEBEGIN/若乘积不为0,继续判断IFREGCOUT1BEGINREGDATA2REGDATA/让乘积与64H8000000000000000相与/结果存入REGDATA2,用来判断乘积正负REGCOUT0ENDELSEBEGINIFREGDATA264H0BEGIN/乘积结果为正,即符号位为0IFSUBCOUT1BEGINSYSCOUTSYSCOUT1/判断结果为当前和前一采样点都不为零点/采样点计数器1SUBCOUT0ENDELSEBEGINIFSYSCOUT0BEGIN/采样点计数器为0,则到达抽样判决点IFBITCOUT1BEGINBITCOMPS1/抽样判决标志使能置1BITCOUT0ENDELSEBEGINIFBITEND1BEGINBITCOMPS0/抽样判决标志清零BITEND0ENDELSEBEGINSYSCOUT8D10/采样点计数器在抽样判决后,置10,重新开始计数ENDENDENDENDENDELSEBEGIN/乘积结果为负,即符号位为1/表明当前和前一采样点有一个点为零点CASERSMALL4D0BEGINDEMREGDEMOUT/缓存当前采样点数据SYSREGSYSIN1/缓存前一个采样点数据DEMOUTREGDEMOUT/判断当前采样点正负SYSIN1REGSYSIN1/判断前一采样点正负RSMALL4D1END4D1B