基于标准单元库的深亚微米数字集成电路的自动化设计

摘要本文介绍了基于标准单元库的深亚微米数字集成电路的自动化设计流程。此流程从设计的系统行为级描述或RTL级描述开始，依次通过系统行为级的功能验证，设计综合，综合后仿真，自动化布局布线，到最后的版图后仿真。在这里，我们用SYNOPSYS公司的VSSVHDLSYSTEMSIMULATOR工具进行各种仿真，用DESIGNCOMPILER进行综合，用CADENCE公司的SILICONENSEMBLE进行自动布局布线。对于最后的版图后仿真，由于输出文件的限制，我们改用ACTIVEHDL工具进行验证。本文同时用一个实例DDFS对整个流程了例。库，仿真，综合，FLOORPLAN,布局布线。前言11前前言言传统的芯片设计方法是手工全定制。随着半导体工艺的几何缩小，集成电路设计已经到了深亚微米的时代。在同一面积上，晶体管数目的迅猛增加，传统的芯片设计方已几乎变得不可能。再加上TIMETOMARKET的压力越来越大，用户要求芯片制造商在最短的时间内用最低的费用生产高性能产品。为了解决这些问题，新的方法学工得到了。几来，为了解TIMETOMARKET的压力新设计用户的要求，一些高性能的工得到了。高设计言的用，VHDL，VERILOG，代了手电路,高了设计用。ECOENGINEERINGCHANGEORDERS的一的高了设计用。FORMALVERIFICATION代，不高了，要的是CURRENCY1“了工艺的TESTBENCH的不全性，全面的FIFL了电路的能。为大大高了设计的设计性，”设计一“了工艺的制。设计方法学的”设计在的时间内得到了的QOR，了的。了DATAPATH设计，设计解决的DATAPATH设计。高了生成的，了的工来的不定性。加了设计设计间的，一高了时的。设计用，为，设计，I的用大大高了设计的设计能力，缩短了设计。的是准单元库的数字集成电路的设计流程方法学。CURRENCY1为的HDL描，依次统为，RTL，后，最后是后。这些骤都是通工成，。我用SYNOPSYS公司的VSSVHDLSYSTEMSIMULATOR工各种，用DESIGNCOMPILER，用CADENCE公司的SILICONENSEMBLE。最后的后，由输出件的制，我们用ACTIVEHDL工。解决CLOCKTREE后的问题。用DDFS，I2C，COUNTERI实例整个流程加了。的第1章要介绍了深亚微米数字集成电路的设计流程。第2章我们将章节详细介绍各个主要骤。第2章介绍统为方法。第3章介绍为型。第4章解释了的概念，介绍了的实现及讨论了几个常见问题的解决方法。第5章解决了后的实现问题，阐了各种库的生成，比了统为后的区别。第6章介绍了FORMALVERIFICATION其他辅助工的用。第7章详细了方法，解决了CLOCKTREE的生成问题。由后后在操作上什幺区别，这里就略去不。EDA设计的概述11第第111章章EEEDDDAA设设计计计的的的概概概述述随着电路设计进入VLSI，甚至ULSI时代，电路规模迅速上升到几十万门甚至几百万门。根据摩尔定律，每十八个月增加一倍。而设计人员的设计能力只是一个线性增长的曲线，远远跟不上电路规模指数上升的速度。为了弥补这个差距，工业界对EDA软件和设计方法不断提出新的要求。在80年代，由美国国防部支持的VERYHIGHSPEEDINTEGRATEDCIRCIUT发计了VHDL的，为了国。而CADENCE的VERILOGHDL在工业界了的，为了国。HDL进设计方了设计入，提了设计度，设计人员发，CURRENCY1而“提设计，FI了设计FL。随着电路规模的增和度的增加，电路是不能，RTL的HDL”“。为的发为设计了。设计的RTL”，提了设计的设计性和设计，了工对设计的。为了提设计的速度和设计，的设计为新设计的一部是在规模设计的方法。随着时代的发，人对的要求。要求的不是新的出，的是要求的性能，增加的能。为对的设计的是的。为了“的，的工I，加设计速度，时I不不部，提的，指ECO提了出到了发。随着工的不断进，器件的特征尺寸小，线宽窄，器件的速度。但时随着设计的，电路规模的，金属线的长度和层数不断增加，线宽随小。这都致了金属连线的延时。是器件的延时不再是一个的主要延时，连线的延时要，甚至超过了器件的延时。CURRENCY1“设计时只考虑器件延时的观念经不通，设计时考虑连线的延时是的。设计在设计时时考虑到和版图，且和版图I结在一起。把后的时序信息注释到布局布线，时布局布线后提取寄参数和时序延时信息后注释回，从而逻辑设计和设计紧密的结起。考虑到连线延时，进版图后仿真。版图后仿真后注释I的版图时序延时信息。电路规模的增致了时钟的问题。时钟到达不子模块的延时不，这了一个失败的致命弱点。为了解决时钟延时的问题，在布局布线中CLOCKTREE的到了极的发。较好的解决了这时钟延时的问题。随着规模的不断增，耗的问题要，散热了人的一题。为，设计在进设计的时候考虑耗的问题。在逻辑后进耗析。TENSANSFLOPPY5设计流基单元库的数字集电路设计方法主要流为工具如下1能与规格要求；2为”，仿真TESTBENCH的备DFT存储器的BIST插入；3VSS进为的能；4BEHAVIORALCOMPILER进为，RTL网表；5VSS进RTL仿真；6DESIGNCOMPILER进初；7DESIGNBUDGETER进设计的配；8DESIGNCOMPILER进逻辑与插入；9VSS进后时序能；10DESIGNCOMPILERPRIMETIME版图时序析；11POWERCOMPILER进耗析；12SILICONENSEMBLE进FLOORPLAN,布局,CLOCKTREE的插入“局布线；13插入CLOCKTREE后的网表新回DESIGNCOMPILER；14FORMALITY的后网表和插入CLOCKTREE后的网表；EDA设计的概述2215PRIMETIME进局布线后时序析；16SILICONENSEMBLE进布线；17PRIMETIMING进版图后时序析；18VCS门电路的仿真器进版图后时序能；19流的流图如图11由的，只述几个要的工具，工具只述流。EDA设计的概述33能与规格要求为”为的能为能RTL能能初配逻辑与的插入后仿真能版图STA时序耗析FLOORPLAN，布局，CT插入和局布线新插入CT后的网表局布线后STA时序布线版图后STA时序版图后仿真能插入CT后的逻辑网表较流NOYESYESNONOYESYESNOYESNONOYESNOYESRCS,SDF图11数字集电路的设计流行为级仿真1第2章行行为为为级级级仿仿仿真真221行行为为为级级级仿仿仿真真真简简简介介当设计完成后，为了验证功能是否正确，设计者必须对其设计源文件进行仿真。因为这时的设计文件为行为级的HDL文件，故称此仿真称为行为级仿真。当设计源文件经过行为综合，或手工编写，转换为RTL级设计文件后，设计者还必须进行RTL级仿真。因为RTL级仿真与行为级仿真在具体操作上没什么区别，本文将不再讲述RTL级仿真。2211工工具具具介介介绍绍绍SYNOPSYS提供了数个仿真工具SSCCCIIIRRROOOCCCCCCOO、VVHHHDDDLLL仿仿真真真工工工具具具、VVEEERRRIIILLLOOOGGG仿仿真真真工工工具具具。不同的仿真工具有不同用途和各自的优点。1SSSCCCIIIRRROOOCCCCCCOOSCIROCCO为RTL0级功能验证提供最快最高性能的VHDL仿真。SCIROCCO既支CYCLEBASED的仿真支件EVENTDRIVEN的仿真。SCIROCCOCYCLEBASED的仿真有件EVENTDRIVEN仿真的性。这个为综合的设计优提供了最性能。支合仿真。SCIROCCO支各级的设计述，对行为级和级进行优。SCIROCCO支后仿真。支，仿真。SCIROCCO有的能。后后仿仿仿真真真是CURRENCY1过VCDAVALUECHANGEDUMP“文件作为，对件仿真不再进行FIFL，VCD文件的仿真。2VVVHHHDDDLLL仿仿真真真工工工具具VVHHHDDDLLL仿仿真真真工工工具具具用SYNOPSYS高级设计”的功能验证。SYNOPSYS仿真VSS和CYCLONE。VSS是个件仿真，CYCLONE是个的仿真。VSS和CYCLONE用确和验证级设计，VSS还用验证级设计。VHDL仿真工具能对VHDL设计进行仿真，是VERILOG文件，其用VCSVERILOGCOMPILEDSIMULATOR仿真。同对VERILOG设计，设计者CURRENCY1过VCS仿真VHDL文件,其用VSS仿真。这了合仿真的。仿真在个时的有计设计源的，对个的其时不与，对时的件不进行仿真。在时是设为的，因此时，时，的I。个时的和时I了，是快了仿真的和了。对杂的型设计，这种仿真有很的优势。件仿真在单个，在最后之前，逻辑路径的任何点能改变数次。当某个件发，仿真对更新次。仿真在整个时绘出所有的。仿真和件仿真的区别如图21所示行为级仿真2图21件与仿真的区别1VVVSSSSS介介绍绍VVSSSSS是种贯穿从概念到ASICSIGNOFF的功能的仿真。用仿真和FIFL综合前和综合后行为级，级和级述的VHDL设计。是个杂的件仿真。高级设计的三个设计发展概念确，功能验证，执行验证，VSS用，是更适合概念确和执行验证级仿真。有三种仿真INTERPRETED具有充的嵌交互FIFL特性COMPILED具有最快的RTL和行为级仿真GATELEVEL快级仿真和ASICSIGNOFF验证VVSSSSS核核心心心程程VHDLVHDLEVENT、VHDL库LIBAN、VHDL仿真VHDLSIM、VHDLFIFLVHDLDBX、波形观察WAVES。2CCCYYYCCCLLLOOONNNEE介介绍绍绍CCYYYCCCLLLOOONNNEE是个快功能的的仿真。计和仿真RTL级源，不是在仿真前先RTL级综合成级电路。用简单的逻辑和。STD_LOGICPACKAGE的9状态逻辑转换成了2状态逻辑0，1，Z或3状态逻辑0，1，X，Z。映射L，H，W弱逻辑状态为0，1，X逻辑状态，减少了仿真时逻辑的数。I了逻辑延时。CYCLONE有比VSS更高的性能和更少的运行仿真时。在功能验证，设计模型较，仿真次数较少同概念确相比。CYCLONE是为这种较模型的的冗长测FL优的。且具有良好的觉性和交互性的FIFL性能，方便了设计者在功能验证修改其设计。CYCLONE与SYNOPSYS的综合工具紧密的合在起，将影响HDL源，其更适合综合。因此在RTL功能验证，议用CYCLONE仿真。1VVVEEERRRIIILLLOOOGGG仿仿真真真工工工具具VVEEERRRIIILLLOOOGG仿仿真真真工工工具具的具体应用和VHDL仿真工具类似，不过适用VERILOG源的仿真，VHDL仿真适合VHDL源的仿真。VERILOG仿真工具的仿真为VCSVERILOGCOMPILEDSIMULATOR。的具体介绍。上各种软件的用同小异，特别是仿真命令几乎没什幺区别。其中有点需的是SCIROCCO与其仿真工具在程上有点小区别。是SCIROCCO因为支的仿真支件的仿真，所在用合模源文件后，进行合模仿真前,需文件进行。如不对需进行仿真的设计用命令，将件模运行。命令为CYCLEOPTIONDESIGN_ROOTDESIGN_ROOT为设计的CONFIGURATIONNAME。的介绍VHDL仿真工具中的VSS为。212行行行为为为级级级仿仿仿真真程程如如图图2222所所示示DATADATACLOCKCLOCKREGISTERREGISTERLOGICCLOUDCYCLONSSIMULATESTHISPATHINONECLOCKCYCLE件仿真仿真FROMCLOUDTOCLOUD行为级仿真3图22行为级仿真设计程1新SSEEETTTUUUPP文文件件VHDL仿真工具的SETUP文件SYNOPSYS_VSSSETUP了的VHDL设计库与的UNIX的映射，了的路径，仿真变。22设设设计计库设计库用源程后的中文件和设计所的REFERENCE库。33到到VVHHHDDDLL源源文文文件件44VVHHHDDDLL源源文文文件件VHDLVHDL源文件的和。经没有的VHDL源文件转换为中的文件设计库中。5设设计计计仿仿仿真真VHDL仿真设计库的中文件完整的次，计仿真。6CURRENCY1CURRENCY1示示和和用波形观察观察和仿真。7验验证证证仿仿仿真真真的的CCOOOVVVEEERRRAAAGGGEECOVERAGE文件COV“出了VHDL源文件行源的执行时数。CURRENCY1过这验证设计和FIFL的。22222SSSEEETTTUUUPP文文件件仿真工具在次的时将次了变的SETUP文件。VHDL仿真工具有三个同的SETUP文件。个为的SETUP文件。了。个为的的SETUP文件，了了所有设计的”同SETUP。个为工设计库到VHDL源文件VHDL源文件设计仿真CURRENCY1示和验证仿真新SETUP文件行为级仿真4作的SETUP文件，了这个设计的SETUP。当仿真工具时次从的，的，的工作这三个SETUP文件。最后的SETUP文件有最高的优先，相同的变，后的SETUP文件将前的SETUP文件的。如察SETUP文件的变用命令SHOW_SETUP“出所有变。222221SSSEEETTTUUUPP文文件件件的的的编编辑SETUP文件的个简单本WORKLIB1LIB1USER/DESIGN/LIB1TIMEBASENSG6CG20设设计计库的映映射射LIBRARY_LOGICAL_NAMEDESIGN_LIBRARY_NAMEDESIGN_LIBRARY_NAMEHOST_DIRECTORY_NAMELIBRARYLOGICALNAME是在VHDL源文件中库所写的库，既LIBRARY，USE中的库。DESIGN_LIBRARY_NAME是仿真工具用的中库。HOST_DIRECTORY_NAME是的库所的。如上的库CSMC06在的CSMCHDLIB。任个有的DESIGNLIBRARYNAMELIBS，设计库的映射写为CSMC06LIBSLIBS/HOME/USR/CSMCHDLIB有设计库映射的设设设计计库库。G6CG6CG20G20变变VARIABLE_NAMEVALUE如TIMEBASENSG6CG6CG20G20其其用命命令令如的命令需行用行“”如LIBS/HOME/USR/GGH/SAMPLE_PROJECTS/EXAMPLE/DEBUGGER/LIB1如个,用“如THISISTIMEBASE如改变的仿真，修改的TIMEBASE变。22333设设设计计库设计库用设计后的中文件，仿真从设计库出中文件仿真。设计库还用的设计所用的REFERENCE库，REFERENCE库在的VHDL源文件用库USE,LIBRARY。设计库有三个ALOGICALNAME,ALIBRARYNAME,APHYSICALNAME。ALOGICALNAME是VHDL源文件FI用的库的，既LIBRARY，USE的库。ALIBRARYNAME是仿真工具用的中库，映射库的LOGICALNAME到PHYSICALNAME。APHYSICALNAME是的上，用的后的中文件，或的源库。的如图23所示行为级仿真5图23三个设计库的设计库有种,种为仿真后的中文件的工作库WORKLIBRARY,种为的设计FI用的库的源库RESOURCELIBRARY。当改变的VHDL源文件中FI用的库时,CURRENCY1过改变SETUP文件中设计库的映射方便的。既不用改变VHDL源文件中LIBRARY。是在SETUP文件中更改设计库的DESIGNLIBRARYNAME和DESIGNPHYSICALNAME，其映射到新的，从到了改变VHDL源文件所FI用的库的的。223331WWOOORRRKKKLLLIIIBBBRRRAAARRRYYWORKLIBRARY的DESIGNLOGICALNAME为WORK，当在FI用VHDL的命令中用WORK这个的DESIGNLOGICALNAME。任个合的DESIGNLIBRARYNAME，LOGICALNAME映射到这个WORKDESIGN_LIBRARY_NAME。再个作为DESIGNPHYSICALNAME，在SETUP文件中这映射到DESIGNLIBRARYNAMEDESIGN_LIBRARY_NAMEDESIGN_PHYSICAL_NAME。这完成了WORKLIBRARY的。22333222RREEESSSOOOUUURRRCCCEEELLLIIIBBBRRRAAARRRYYVHDL源文件中LIBRARY的库，到DESIGNLOGICALNAME。如LIBRARYCSMC06，这CSMC06是的DESIGNLOGICALNAME。后任个合的DESIGNLIBRARYNAME,在SETUP文件中DESIGNLOGICALNAME映射到LIBRARYNAMEDESIGN_LOGICAL_NAMEDESIGN_LIBRARY_NAME。再到这源库所的,其作为的DESIGNPHYSICALNAME，在SETUP文件中映射DESIGN_LIBRARY_NAMEDESIGN_PHYSICAL_NAME。这完成了RESOURCELIBRARY的。22333333特别ADESIGNLIBRARYNAME必须映射到个在的，不是个，否VHDL在源文件的时将，且。完源文件，在对中文件进行仿真前，不能更改SETUP文件中设计库的映射，否仿真将不到的设计。个DESIGNLIBRARYNAME能对应个。如的设计库有个。用个DESIGNLOGICALNAME与之对应。22444设设计计计FI用VHDL对设计源文件进行，用VHDLAN或GVAN命令。VHDLAN命令VHDLANOPTIONSFILENAME_LIST如MUXVHD文件VHDLANMUXVHDGVAN命令GVANOPTIONSFILENAME_LISTVHDLAN支的仿真CYCLE和件的仿真EVENT，是CYCLE的必须是用CYCLONE仿真进行仿真。GVAN命令FI用VHDL的图形,所有到的CURRENCY1示在行为级仿真6。GVAN命令不支的仿真。224441SSSIIIMMMDDDEEEPPPEEENNNDDDSS当的设计源或工作有所改变时，必须先新这有改变的源文件，同时新了这设计单的其源文件，对个杂的设计，出这有的源文件是件的。的SIMDEPENDS应用了这。SIMDEPENDS“出了所有相互之有的文件“单，且在新源文件的同时自新相的源文件。的出文件是UNIX中的MAKEFILE文件。运行SIMDEPENDS文件“单命令SIMDEPENDSOPTIONSDESIGN_UNIT这的DESIGN_UNIT必须是的设计单，是CONFIGURATION，PACKAGE，ENTITY。SIMDEPENDS的用如A用VHDLAN或GVAN的设计GVANDESIGN1DESIGN2DESIGN3B运行SIMDEPENDS“单SIMDEPENDSOMAKEFILETOP_DESIGN_UNITC仿真的设计D修改的设计E用UNIX的MAKE命令新的源文件和相的源文件MAKEANALYZERGVANALL22444222SSSIIIMMMCCCOOOMMMPPPIIILLLEEEDD如是为COMPILED模仿真源文件，且将个COMPILED在这个设计单中用，在这个DESIGNUNIT上FI用SIMCOMPILED,将为提供这方的COMPILED仿真I。命令为SIMCOMPILEDOPTIONSDESIGN_UNITUDESIGN_UNIT22555设设计计计的的的仿仿仿真真真与与与225551仿仿真真真VSS提供三种仿真IINNNTTTEEERRRPPPRRREEETTTEEEDDD有的FIFL性能，在仿真过程中设MONITORS和点。的FIFL是源级的，如测变和设计模BLOCK中的源。CCOOOMMMPPPIIILLLEEEDDD用COMPILED模最的仿真。是支少数的FIFL功能，如不能设点。优优了了了的的FFTTTGGGSS级级GGGAAATTTEEELLLEEEVVVEEELLL确的级仿真，优了的FTGS级仿真用ASIC供应的级模型，确的仿真设计中的件。在设计的，设计者需经修改设计，议用INTERPRETED。当设计后，为快仿真，议用COMPILED。当用合仿真，对FI的设计用INTERPRETED，了的设计用COMPILED。对综合后的级仿真和ASIC的完成验证当是用GATELEVEL。何时用何种仿真，VSS的设计文件自FI用。如文件OVSS自FI用COMPILED，是用FIFL功能对已编译设计用INTERPRETED进行进的FIFL。用FIFL功能在VSS时上FI或者FI_ALL。22555222VVVSSSSS的VSS有中方，种是VHDLSIM，用命令行；种是VHDLDBX,用图形。FI用VHDLDBXVHDLDBXOPTIONSDESIGN或VHDLDBXIFHIGH_BITS2B10RESIDUESTATE_TABLEINDEXELSESTATE_TABLEINDEX16H0000TRANSLATEOPTIMIZEMAPHDLSOURCEGENERICBOOLEANGTECHTARGETTECHNOLOGY逻辑综合2DA图形窗口界面的动DADC_SHELL命令行界面的动DC_SHELLDC_SHELL界面的示为DC_SHELLDC_SHELL命令行界面两种DCSH式和DCTCL式。DCSH是用于SYNOPSYS的。DCTCL用工具命令TOOLCOMMANDLANGUGAE。VINELEAFBOLDSWDCSH式和DCTCL式TCL是一种的工。DC_SHELL。动DCSH式用DC_SHELL命令,动DCTCL式用DC_SHELLTDCTCLDCSH的在的在工的式口SYNOPSYS的口的和CURRENCY1操作能或“和CURRENCY1操作可用过程“用过程FIFLDA为DA的或基或基”DCSH的SETUP或SCR,想转换为TCL的SETUP和约束,行面命令可SETUP的转换设DCSH的SETUP为SYNOPSYS_DCSETUPOLD,转换为TCL的SETUPSYNOPSYS_DCSETUPDCTRANSCRIPTSYNOPSYS_DCSETUPOLDSYNOPSYS_DCSETUP的转换设DCSH的约束为OLD_SCRIPTFILESCR,DCTCL的约束为TCL_SCRIPTTCL，DCTRANSCRIPTOLD_SCRIPTFILESCRTCL_SCRIPTTCL于DCSH和DCTCL是可以转换的，以的介绍，在DCSH的，用DCSH命令。TENSANSTENSANSFLOPPY5FLOPPY5SSYYYNNNOOOPPPSSSYYYSS式式SYNOPSYS和一个公用的”DB”式。DB是描述的制”编译表式。DC可以和以的式VERILOG，VHDL，EDIF。441333逻逻辑辑辑综综综合合合的的的程程程图图42逻辑综合3图42逻辑综合设计程44222SSSEEETTTUUUPP,以以以一一一基基基概概概念念442221SSSEEETTTUUUPP把行为级描述转换为门级电路，在映射过程种，的，的器。为在综合在SETUP设综合的。这里的的式为DB和SDB式。的描述。SYNOPSYS的设计编译器DESIGNCOMPILER,简称DC个的SETUPSYNOPSYS_DCSETUP。一个为的SETUP，I的IFIFL设。一个为的SETUP，的工作FIFL的设公的，的，景色。这是用的DC值。一个为工作的SETUP，规设计的DC值，SEARCHPATH,TARGETLIBRARY,LINKLIBRARY,SYMBOLLIBRARY动DC工具时，依次入这个，且的越后的优先级别高，相的逻辑综合4FIFL，后面的设值覆盖面的设。的SETUP例子COMPANY“YOUR_COMPANY”DESIGNER“YOUR_NAME”VIEW_BLACKGROUND“BLACK”工作的SETUP例子DCSH式SEARSH_PATHSEARCH_PATHLINK_LIBRARYMTC45000DBTARGET_LIBRARYMTC45000DBSYMBOL_LIBRARYMTC45000SDBDEFINE_DESIGN_LIBWORKPATHWORKTCL式SETSEARCH_PATHCONCATLISTSEARCH_PATHSETLINK_LIBRARYLISTMTC45000DBSETTARGET_LIBRARYLISTMTC45000DBSETSYMBOL_LIBRARYLISTMTC45000SDBDEFINE_DESIGN_LIBWORKPATHWORK说明SEARCH_PATH为DC未分析设计的搜寻路径，亦的的搜寻路径。的是在DC的的的，还修改的SEARCHPATH,的。法是DCSH式SEARCH_PATHDIRECTORYSEARCH_PATHDCTCL式SETSEARCH_PATHCONCATLISTDIRECTORYSEARCH_PATHLINK_LIBRARY明的设计的子设计的位。DCLINK_LIBRARY寻的设计。考设计的完整在LINK_LIBRARY里没，在SEARCH_PATH包括这考设计的路径。LINK_LIBRARY单独用的器的的。，LINK_LIBRARY里的器是DCINFERRED的。44222222TARGET_LIBRARY明在优化设计时用到的器的。SYMBOLLIBRARY明含的图形描述的。44222333对对象象在行综合时，常会遇到一对象的概念。搞清楚这概念具体是代什幺是很的。DESIGN对应于行一逻辑功能的电路描述。DESIGN可以是独立的一个，也可以含其他的子设计。子设计虽然可以是设计的一部分，但是SYNOPSYS也把看成是一个设计。CELL是DESIGN的子设计的一个INSTANCE。在SYNOPSYS的，CELL和INSTANCE认为是一样的。REFERENCECELL或INSTANCE考的设计的。PORT主INPUTS,OUTPUTS或DESIGN的IO。PIN对应于设计的CELL的INPUT,OUTPUT,或IO。NET这是信号的,通过连PORTS与PINS或PINS与PINS而把一个设计连在一起的的金属的。CLOCK作为时钟的PORT或PINLIBRARY对应于设计的综合或考连的工艺单的集合。具体示例图43逻辑综合5图44333对对象象44333设设计计计分分块分块PARTITIONING把复杂的设计分成各个小部分的过程。PARTITIONINGDIVIDECONQUER概念图44图44分块的概念分块是成功的行综合和布局布的关键。传上的分块是逻辑功能,而考虑综合的。固的边界降低综合的质FL,优化难以行。的设计分块能的设计，而且降低编译的时和简化的。以是分块的1把相关的合逻辑在一块2考虑设计的用3的功能分块4把逻辑和逻辑分5合的块小个块约为10K个门6把分块独立I/OPADS,边界描BOUNDARYSCAN，核心逻辑,CLOCKSENTITYTOPISPORTA,B,C,D,CLKINSTD_LOGICOUTIOUTSTD_LOGIC_VECTOR1DOWNTO0ENDTOPARCHITECTURESTRUCTURALOFTOPISSIGNALINV1,INV0,BUS1,BUS0STD_LOGICBEGINU1ENCODERPORTMAPAINA,Q1BUS1U2INVPORTMAPABUS0,ZINV0U3INVPORTMAPABUS1,ZINV1U4REGFILEPORTMAPD0INV0,D1INV1,CLKCLKENDSTRUCTURALDESIGNCLOCKPORTCELLREFERENCEPINNETDQQSETCLRDQQSETCLRDQQSETCLRDQQSETCLRDQQSETCLRDQQSETCLR逻辑综合67在GLUELOGIC8把和其他逻辑独立9在一个块在时钟10把用个时钟的块独立11分块时考虑的图设计。块的ENTITY和MODULE次的块。ENTITY或MODULE的示例也一个。电路,。的INFERENCE也能。PROCESS和ALWAYS会次。逻辑优化能过块的界。的分块是把相关的合逻辑和的的器集在一个块。这样合优化能完的用，时优化也可以CURRENCY1一合逻辑到复杂的“器JK,T,CLOCKENABLED。的分块图45示图45的分块什幺是GLUELOGIC就是用一个合逻辑把个块合起，这个合逻辑就是GLUELOGIC于这GLUELOGIC能CURRENCY1，优化是制的，FI这GLUELOGIC,把这NAND后面的逻辑电路。这样GLUELOGIC就可以和其他逻辑一起优化。设计能是一个的FL表，编译。换说，就是能含GLUELOGIC，然其他也是在GLUELOGIC。分块时各个块的小相，为，小的边界制优化，编译的时。FL”的。编HDL代时一个块的是通过器实现，这样可以可以简化约束的说明和优化。INPUTDELAY和OUTPUTDELAY可以用设。块的和相，在分析是会。的分块HDL。的，DC可以行整。DC分块的命令是GROUP与UNGROUP例把两个块U1,U2合为一个块U23,转到后GROUPU1,U2CELL_NAMEU23UNGROUPU23命令的具体应用看在。44444设设设计计DC的入式可以是VERILOGHDL,VHDL等描述，可编程逻辑PLA，EDIF2000，式。VINELEAFBOLDSW对于HDL式，DC用ANALYZE和ELABORATE设计。ANALYZEVHDL,或VERILOG，法和可综合逻辑，把设计”式在设计工作WORK。ANALYZE后，在DADESIGNANALYZER看到什幺现。ANALYZE命令可以时对个行操作。ELABORATE工作把ANALYZE后的转换为一个设计。ELABORATE命令用综合的操作代HDL的操作，且的小。ELABORATE命令后，在DA可以看到一个一个的块。一个一个，一个ENTITY或MODULE一个。ELABORATE一次能对一个行操作。这。在这里一的是，ENTITY或MODULE的，设计的和DQQSETCLRDQQSETCLRDQQSETCLRCOMBOLOGIC逻辑综合7相。为ANALYZE后在WORK里的是设计的ENTITYORMODULE而是程的，以ELABORATE的是，幺设计和，DC到的设计，现ERROR。然其的别ELABORATE他的设计，这就在。VINELEAFBOLDSW对于其他HDL，DC用READ命令设计。READ命令，而是把他转换为DC里的号。上，READ可以以的设计，是是HDL，但是对HDL用ANALYZE和ELABORATE。VINELEAFBOLDSW对于VHDL的PACKAGE，应用READ命令，且在VHDL程。44555设设计计计约约约束束为DC能到合的，设计通过描述其的设计，和设计规I的约束其设计。约束包含时和面信。通常是规说明的。DC用这约束综合和优化设计以合其。常用的约束命令，且会的很。约束命令的具体用法在。445551设设计计计个FIFL含图46示图46FIFL图47时图SET_OPERATING_CONDITIONS描述设计的工艺，电和等。通常以WORST,TYPICAL,BEST的行描述。通常具常的的。为TOPLEVELBLOCKBCLOCKDIVIDERLOGICBLOCKACLKSET_DRIVEONCLOCKSET_DRIVING_CELLONINPUTSIGNALSSET_LOADONINPUTSSET_WIRE_LOADFOREACHBLOCKINCLUDINGTOPLEVELSET_LOADONOUTPUTSSET_OPERATING_CONDITIONSONTHEWHOLEDESIGNSET_MAX_CAPACITANCESET_MAX_TRANSITIONTEMPERATURE100VOLTAGE466TREE_TYPE“WORST_CASE_TREE”再行以命令DC_SHELLLREAD_LIBEXTRALIBDC_SHELLLWRITE_LIBEXTRAOUTPUTEXTRALIBDC_SHELLLINK_LIBRARY“”,TECH_LIBRARYEXTRALIBDC_SEHLLSET_OPERATING_CONDITIONS“SLOW”LIBRARY“EXTRA”逻辑综合9这样就完成行的。44555222设设计计规SET_MAX_FANOUT,SET_NAX_TRANSITION,SET_MAX_FANOUT设计规在设，为工艺。SET_MAX_TRANSITIONSET_MAX_CAPACITANCESET_MAX_FANOUT例子DC_SHELLSET_MAX_TRANSITION03CURRENT_DESIGNDC_SHELLSET_MAX_CAPACITANCE15FINDPORT,”OUT1”DC_SHELLSET_MAX_FANOUT30ALL_OUTPUTS44555333时和和面面约约束束束各种FIFL的含图48示图48时和面约束CREATE_CLOCK时钟周期例子DC_SHELLCREATE_CLOCKPERIOD10FINDPORT,CLKSET_DONT_TOUCH_NETWORK告诉DC缓冲CLOCKNET,驱动很的“器。一般命令用于CLOCKFL络和RESET。例子DC_SHELLCREATE_CLOCKPERIOD20FINDPORT,CLKDC_SHELLSET_DONT_TOUCH_NETWORKFINDCLOCK,CLKSET_INPUT_DELAY制入路径的延时。INPUTDELAYTCLKQTMSET_INPUT_DELAYDELAY_VALUECLOCKCLOCK_NAMECLOCK_FALLLEVEL_SENSITIVERISEFALLMAXMINADD_DELAYPORT_PIN_LIST例子SET_INPUT_DELAYMAX4CLOCKCLKFINDPORT,“A”SET_INPUT_DELAY命令的是面电路的DELAY。CLOCK的周期为10。TOPLEVELBLOCKBCLOCKDIVIDERLOGICBLOCKASET_MAX_AREAFOREACHBLOCKSET_OUTPUT_DELAYONOUTPUTSCLKCREATE_CLOCK/为输出的VHDL网表写上使用的PACKAGES/VHDLOUT_USE_PACKAGES“IEEESTD_LOGIC_1164”,“CSMC06COREVCOMPONENTS”/SYNOPSYSDCSETUP1/在根目录下执行环境设置文件SU7SOURCECSHRC_SYN转到自己的工作路径下启动SYNOPSYS工具。SU7DANINESANSINVNINESANSINVFLOPPY5FLOPPY5读读进进DDEEESSSIIIGGGNN1RREEEAAADDDIIINNN各各层层层的的DDEEESSSIIIGGGNN用RREEEAAADD读进PLA等各种非HDL文件；即FILEREAD对HDL文件，先用AANNNAAALLLYYYZZZEE读进，转化为中间格式的文件，再用EELLLAAABBBOOORRRAAATTTEE把中间格转化为SYNOPSYS工具所用的操作符。具体操作为FILEANALYZE打开ANALYZEFILE窗口，在存放设计源文件的目录VHDL/下用鼠标中键选择所的设计，在LIBRARY中选择WORK，OK。FILEELABORATE在WORK中ELABORATE的设计。ANALYZEDA窗口中并。设计在ELABORATE在窗口中出。DESIGNSVIEW为逻辑综合2中层的SYMBOLVIEW为SCHEMATICVIEW为逻辑综合3路的。NINESANSINVNINESANSINVFLOPPY5FLOPPY5设设置置AATTTTTTRRRIIIBBBUUUTTTEEESSCCOOONNNSSSTTTRRRAAAIIINNNTTTSS设置ATTRIBUTES在ATTRIBUTEOPERATINGENVIRONMENT下设置各种。ATTRIBUTEOPERATINGENVIRONMENTDRIVESTRENGTH设置INPUTSTRENGTHATTRIBUTEOPERATINGENVIRONMENTLOAD设置输出动ATTRIBUTEOPERATINGENVIRONMENTWIRELOAD设置WIRELOAD。ATTRIBUTEOPERATINGENVIRONMENTOPERATINGCONDITIONS设置OPERATINGCONDITIONS。设置CURRENCY1CONSTRAINTS11设设置置AARRREEEAAACCCOOONNNSSSTTTRRRAAAIIINNNTT2设设置置CCLLLKKKCCCOOONNNSSSTTTRRRAAAIIINNNSS即选中CLK，ATTRIBUTECLOCKSSPECIFY33设设置置DDEEELLLAAAYYYCCCOOONNNSSSTTTRRRAAAIIINNNTTTSS即选中OUTPUTPORTS设置ATTRIBUTEOPERATINGENVIRONMENTOUTPUTDELAY选中INPUTPORTS设置ATTRIBUTEOPERATINGENVIRONMENTINPUTDELAY。逻辑综合4DDFS设计的输输出我们“存FI的，FLINPUTDELAY,OUTPUTDELAY设置。对FLDDFS设计我们CLOCK在设计的SYNBOLVIEW中选中CLK”，ATTRIBUTECLOCKSSPECIFY打开SPECIFYCLOCK窗口。在窗口中的PERIOD中写上的50，FL所的CLOCK为20M。选中DONTTOUCHNETWORK,APPLY,并SPECFYCLOCK窗口。我们以到FLCLK”上出标。逻辑综合5对MULTIPLEDESIGNINSTANCES我们种UNIQUIFYSET_DONT_TOUCHUNGROUPFL在工具中，我们用窗口COMMANDWINDOW执行。例在执行UNIQUIFY，我们DESIGNVIEW窗口中的标。我们在窗口打UNIQUIFY。NINESANSINVNINESANSINVFLOPPY5FLOPPY5选中层设计，执行ANALYZINGCHECKDESIGN，各种。在FL里我们选中CHECKTIMING以。NINESANSINVNINESANSINVFLOPPY5FLOPPY5CCOOOMMMPPPIIILLLEEEDDDEEESSSIIIGGGNN选中DDFS，TOOLSDESIGNOPTIMIZATION，设置OPTIONS，执行OK,即执行COMPILE。COMPILETHESCHEMATICVIEWOFDESIGN转路。逻辑综合6的DESIGNSVIEW下所中我们以到的标用表，DDFS_DW01_ADD_32_0。DDFS的SCHEMATICVIEW为我们以到DDFS的SCHEMATICVIEW转为路。NINESANSINVNINESANSINVFLOPPY5FLOPPY5RREEEPPPOOORRRTT，设设设计计计。逻辑综合711各各各种种AATTTTTTRRRIIIBBBUUUTTTEEERRREEEPPPOOORRRTT22各各各种种AANNNAAALLLYYYZZZIIINNNGGGRRREEEPPPOOORRRTT中TIMINGREPORTCRITICALPATHREPORTTIMING，在ANALYSISREPORTS中选中CONSTRAINTS，TIMING,再在SETOPTIONS中选中ALLVIOLATIONS。选择输出到文件中，在FILE中打的文件,APPLY。文件，VIOLATIONS存在。存在，“，I综合化。NINESANSINVNINESANSINVFLOPPY5FLOPPY5