计算机组成原理实验报告八位补码加减法器设计和实现

1、计算机组成原理实验报告八位补码加减法器设计和实现计算机组成原理实验报告八位补码加减法器设计和实现 计算机科学和技术学院计算机组成原理试验汇报书实 验 名 称八位补码加/减法器设计和实现班 级学 号姓 名指 导 教 师日 期成 绩试验1八位补码加/减法器设计和实现一、试验目标1.掌握算术逻辑运算单元（alu）工作原理。2.熟悉简单运算器数据传送通路。3.掌握8位补码加/减法运算器设计方法。4.掌握运算器电路仿真测试方法二、试验任务1设计一个8位补码加/减法运算器（1）参考图1，在quartus ii里输入原理图，设计一个8位补码加/减法运算器。（2）创建波形文件，对该8位补码加/减法运算器进行功

2、效仿真测试。（3）测试经过后，封装成一个芯片。2设计8位运算器通路电路参考下图，利用试验任务1设计8位补码加/减法运算器芯片建立运算器通路。3利用仿真波形，测试数据通路正确性。设定各控制信号状态，完成下列操作，要求统计各控制信号值立即序关系。（1）在输入数据in7in0上输入数据后，开启输入缓冲三态门，检验总线bus7bus0上值和in0in7端输入数据是否一致。（2）给dr1存入55h，检验数据是否存入，请说明检验方法。（3）给dr2存入aah，检验数据是否存入，请说明检验方法。（4）完成加法运算，求55h+aah，检验运算结果是否正确，请说明检验方法。（5）完成减法运算，分别求55h-aa

3、h和aah-55h，检验运算结果是否正确，请说明检验方法。（6）求12h+34h-56h，将结果存入寄存器r0，检验运算结果是否正确，同时检验数据是否存入，请说明检验方法。三、试验要求做好试验预_，掌握运算器数据传送通路和alu功效特征。试验完成，写出试验汇报，内容以下：试验目标。试验电路图。按试验任务3要求，填写下表，以统计各控制信号值立即序关系。表中序号表示各控制信号之间时序关系。要求一个控制任务填一张表，并可用文字对相关内容进行说明。序号nsw-busnr0-busldr0ldr1ldr2mnalu-busin7in0bus7bus0 = 4 * gb3 仿真波形及仿真结果分析方法、分析

4、过程和分析结果。 = 5 * gb3 试验体会和小结。 四、试验预_内容1.试验电路设计原理及思绪说明本试验利用基础逻辑门电路设计一位全加器（fa），如表1：表1-一位全加器（fa）电路输入输出信号说明信号名称说明输入信号ai加数bi加数ci低位输入进位输出信号si和cj运算产生进位然后以此基础上实现八位补码加/减法器设计，考虑到实现所需既能够实现加法又能够实现减法，所以使用了一个m输入来进行方法控制加减。2. 试验电路原理图试验参考电路以下图所表示，下图（a）是1位全加器电路原理图，图（b）是由1位全加器采取行波进位方法设计多位补码加/减法运算器。图1-多位补码加/减法运算器原理图图2-8位

5、运算器通路原理图试验电路功效说明表2-一位全加器（fa）功效表输入输出cibiaisicj0000000110010100110110010101011100111111表3-m和bi异或关系原理图mbim异或bi000011101110当m为0时，bi和m值无关，当m为1时，bi取反。也就是当m为0时，实施加法运算，反之进行减法运算。fa实现ai和（bi异或m）加法运算，再加上ci输出si表4-图4功效端口解析接口解析输入a7.08位信号输入（加/被减数）b7.08位信号输入（加/减数）m控制信号（0加，1减）输出s7.0输出8位计算结果over溢出信号（0不溢出，1溢出）表5-图3功效端口

6、解析接口解析输入in7.08位信号输入nsw-bus控制输入信号（0有效，1无效）nalu-bus控制输入信号（0有效，1无效）nr0-bus控制输入信号（0有效，1无效）ldr0时钟信号，上升沿有效ldr1时钟信号，上升沿有效ldr2时钟信号，上升沿有效m溢出信号（0不溢出，1溢出）输出bus7.08位信号输出注：1.74244bagn和bgn接口和74374boen接口全部是低电平有效，nsw-bus，nalu-bus和nr0-bus控制器件输入，当输入0时，输入有效，不然无效2.74273bclk接口为上升沿有效，当ldr时钟处于上升沿，即0-1改变时，输入有效4. 器件选型本试验用到以

7、下基础逻辑器件：异或门，一位加法器fa，7486等表6-一位全加器（fa）电路所用关键器件清单名称说明and2二输入和门xor2异或门or2或门input信号输入端子output信号输出端子表7-8位补码加/减法运算器器件清单xor2二输入异或门fa一位加法器（自选器件）input信号输入端子output信号输出端子表8-8位运算器通路电路input信号输入端子output信号输出端子8位补码加/减法运算器计算元件（自选器件）74273b数据缓存元件74244b数据缓存元件试验方法和试验步骤等本试验利用eda工具软件（quartus ii 2.0或以上版本）完成，试验分为：原理图录入和编辑、仿

8、真波形设计及仿真结果分析这3个步骤。具体为：（1）原理图录入和编译在eda工具软件（quartus ii 2.0或以上版本）中，采取原理图录入方法，绘制电路原理图。绘制完成存盘后进行编译。编译经过后，能够进行步骤（2）操作。假如编译不经过，则检验原理图，更正错误后，重新存盘并编译。这一过程反复进行，直至原理图编译经过。（2）仿真波形设计依据电路功效，设定输入信号初值后，利用eda工具软件（quartus ii 2.0或以上版本）波形仿真功效，验证电路正确性。依据8位补码加/减法运算器功效要求，选定8组输入信号初值，以下表所表示：表9-一位全加器（fa）电路仿真波形输入信号初值序号cibiai1

9、0002001301040115100610171108111表10-8位补码加/减法运算器仿真波形输入信号初值序号a（十进制）b（十进制）m（01信号）s（二进制）溢出102000240200038020004120200151010106501010780101081101010（3）仿真结果分析在eda工具软件（quartus ii 2.0或以上版本）中，新建仿真波形文件，按表所表示输入信号初值进行设定后，进行仿真。阅读仿真波形，对照电路功效，进行分析并给出结论。五、试验电路图依据电路原理图，试验时在quartus ii 2.0环境里绘制试验电路以下图所表示。图3-一位全加器（fa）图4

10、-8位补码加/减法运算器图5-8位运算器通路电路仿真调试过程、仿真结果分析和仿真测试结论在quartus ii 2.0中新建仿真波形文件，以下图6示。图6-一位全加器（fa）仿真结果分析图所表示仿真波形，可得到下表所表示试验结果。表11-一位全加器（fa）电路仿真试验结果输入输出周期时间cibiaisicj10-800ns000002800ns-1.6s0011031.6s -2.4s0101042.4s -3.2s0110153.2s -4.0s1001064.0s -4.8s1010174.8s -5.6s1100185.6s -6.4s11111将表9和表11相对照，可知一位全加器fa正

11、确。在quartus ii 2.0中新建仿真波形文件，以下图7所表示。图7-8位补码加/减法运算器仿真结果分析图所表示仿真波形，可得到下表所表示试验结果表12-八位补码加/减法器电路仿真试验结果输入输出周期时间abmsover105ns020002510ns40200031015ns80200041520ns120200152025ns10101062530ns50101073035ns80101083540ns1101010表统计试验结果和上面计算数据中要求值一致。经分析比较可知，此次试验设计电路实现了八位补码加/减法器功效。8位运算器通路电路(1)首先对建立好通路进行仿真波形图测试，测试结

12、果图8所表示。并检验数据是否一致图8-8位运算器通路电路仿真结果检验图8，可知输入in和输出bus一致，数据一致(2)给dr1存入55h，检验数据是否存入，请说明检验方法。检验方法：在dr1中存入55h，同时在dr2中存入00h，检测总线输出数即为存入数据，波形图以下图9：图9表13-时序关系图序号nsw-busnr0-busldr0ldr1ldr2controlnalu-busin7.0bus7.0100上升沿000155h55h2100上升沿00100hzzh300上升沿000100h00h41000上升沿0155hzzh5100000055h55h(3)给dr2存入aah，检验数据是否存

13、入，请说明检验方法。和检测dr1相同，图10图10表14-时序关系图序号nsw-busnr0-busldr0ldr1ldr2controlnalu-busin7.0bus7.0100上升沿000100h00h2100上升沿00100hzzh300上升沿0001aahaah41000上升沿01aahzzh51000000aahaah(4)完成加法运算，求55h+aah，检验运算结果是否正确，请说明检验方法。波形图以下：图11表15-时序关系图序号nsw-busnr0-busldr0ldr1ldr2controlnalu-busin7.0bus7.0100上升沿000155h00h2100上升沿0

14、0100h00h300上升沿000100h00h41000上升沿01aah00h5100000000hffh(5)完成减法运算，分别求55h-aah和aah-55h，检验运算结果是否正确，请说明检验方法。55h-aah波形图以下：表16-时序关系图序号nsw-busnr0-busldr0ldr1ldr2controlnalu-busin7.0bus7.0100上升沿001155h00h2100上升沿01100h00h300上升沿001100h00h41000上升沿11aah00h5100001000habhaah-55h波形图以下：表17-时序关系图序号nsw-busnr0-busldr0ld

15、r1ldr2controlnalu-busin7.0bus7.0100上升沿001155h00h2100上升沿01100h00h300上升沿001100h00h41000上升沿11aah00h5100001000h55h(6)求12h+34h-56h，将结果存入寄存器r0，检验运算结果是否正确，同时检验数据是否存入，请说明检验方法。计算结果：12h+34h-56h波形图以下：表18-时序关系图序号nsw-busnr0-busldr0ldr1ldr2controlnalu-busin7.0bus7.0100上升沿000012h12h2100上升沿00000hzzh300上升沿000034h34h41000上升沿0000hzzh510上升沿000000h46h61000上升沿0100hzzh700上升沿000156h56h8100上升沿00100hzzh9100000100hf0h试验体会和小结经过这次运算器计算机组成原理试验，我对quartus2软件使用愈加得心应手，学会在这之上用门电路搭建和