触发器和时序逻辑电路

1、第21章 触发器和时序逻辑电路,但在数字系统中，为了能实现按一定程序进行运算，需要记忆功能。本章将讨论的触发器及由其组成的时序逻辑电路中，它的输出状态不仅决定于当时的输入状态，而且还与电路的原来状态有关，也就是时序电路具有记忆功能,组合电路和时序电路是数字电路的两大类,触发器是时序电路的基本单元,门电路是组合电路的基本单元,21.1 双稳态触发器,触发器的分类(按工作状态,无稳态触发器,单稳态触发器,双稳态触发器,双稳态触发器的类型(功能,R-S触发器,J-K触发器,D触发器,T触发器,双稳态触发器的类型(结构,主从型触发器,维持阻塞型触发器,边沿触发器,特点： 1、有两个稳定状态“0”态和“

2、1”态； 2、能根据输入信号将触发器置成“0”或“1”态； 3、输入信号消失后，被置成的“0”或“1”态能 保存下来，即具有记忆功能,双稳态触发器： 是一种具有记忆功能的逻辑单元电路，它能储存一位二进制码,逻辑符号,1）电路的构成,触发器的状态通常用输出Q的状态来表示，当Q=0时称触发器为0态；当Q=1时称触发器为1态,其逻辑符号如图所示,一、RS触发器,1、基本RS触发器,它有两个输入端,和两个输出端,两互补输出端,两输入端,反馈线,两互补输出端,两输入端,反馈线,2）逻辑功能分析,触发器输出与输入的逻辑关系,设触发器原态为“1”态,1,0,1,0,设原态为“0”态,1,1,0,触发器保持“

3、0”态不变,复位,0,设原态为“0”态,1,1,0,0,设原态为“1”态,0,0,1,触发器保持“1”态不变,置位,1,设原态为“0”态,0,0,1,1,设原态为“1”态,0,0,1,触发器保持“1”态不变,1,1,0,若G1先翻转，则触发器为“0”态,1”态,若先翻转,基本 RS 触发器状态表,逻辑符号,基本RS触发器也可用或非门组成,逻辑符号,2. 可控 RS 触发器,基本RS触发器,导引电路,时钟脉冲,当CP=0时,0,R，S 输入状态 不起作用。 触发器状态不变,当 CP = 1 时,1,打开,触发器状态由R，S 输入状态决定,打开,当 CP = 1 时,1,打开,1) S=0, R=

4、0,触发器状态由R，S 输入状态决定,打开,1,1,0,2) S = 0, R= 1,3) S =1, R= 0,1,Q=1,Q=0,4) S =1, R= 1,可控RS状态表,CP高电平时触发器状态由R、S确定,例21.1.1：画出可控 RS 触发器的输出波形,可控 RS状态表,CP高电平时触发器状态由R、S确定,可控RS触发器的计数功能,如图所示联接的电路具有计数功能。在C端，每来一个脉冲触发器就翻转一次,例如：在Q=0时的情况，当计数脉冲来到后，GC的输出为 “0”；GD的输出为“1”。进而GA的输出为“1”；GB的输出为 “0”。促使触发器翻转为 Q = 1,克服办法：采用 JK 触发

5、器或 D 触发器,然而，如果计数脉冲宽度较宽，在触发器翻转后C端仍为高电平时，将引起触发器的下一次翻转，即“空翻”现象,二、JK触发器,J-K触发器是由两个可控R-S触发器构成,主从型J-K触发器逻辑图,1、结构和逻辑图,J-K触发器的图形符号如右图,还通过一个“非”门将两个触发器联系起来。分别称为主触发器和从触发器。这种触发器具有主从型结构,当时钟脉冲来到后(CP=1)，“非”门的输出为“0”，从触发器的状态不变。而主触发器是否翻转，要由其输入端状态决定(即图中的J和K,2、JK触发器的工作原理,当CP从“1”下跳为“0”时，主触发器的状态不变，从触发器状态将由主触发器的状态决定(与主触发器

6、的状态保持一致)。因此触发器不会“空翻,主从型J-K触发器逻辑图,F主打开,F主状态由J、K决定，接收信号并暂存,F从封锁,F从状态保持不变,主从型J-K触发器逻辑图,状态保持不变,从触发器的状态取决于主触发器，并保持主、从状态一致，因此称之为主从触发器,F从打开,F主封锁,CP,1)J=1, K=1,设触发器原态为“0”态,主从状态一致,3、JK触发器的逻辑关系,CP,1)J=1,K=1,设触发器原态为“1”态,为“？”状态,J=1, K=1时，每来 一个时钟脉冲，状 态翻转一次，即具 有计数功能,1)J=1, K=1,CP,2)J=0，K=1,设触发器原态为“1”态,设触发器原态为“0”态

7、,CP,3)J=1，K=0,设触发器原态为“0”态,设触发器原态为“1”态,CP,4)J=0，K=0,设触发器原态为“0”态,可见JK触发器在J=K=0的情况下，触发器保持原状态不变,4、JK触发器的逻辑功能,Qn,1,0 0,1 1,1 0,0,0 1,保持功能,置“0”功能,置“1”功能,计数功能,CP下降沿触发翻转,主从JK触发器的动作特点,1、触发器的翻转分为两步：在CP上升沿时，主触发器接收触发信号并置成相应状态，而从触发器保持原状态；在CP下降沿时，主触发器保持原状态，而从触发器按照主触发器的状态置成相应状态，从而防止了空翻,2、主触发器是同步RS触发器，在CP=1期间，输入信号都

8、对主触发器起控制作用,3、在CP=1期间，J、K输入电平发生变化，不管变化多少次，触发器只翻转一次,例21.1.2,主从J、K触发器的波形如图所示，已知触发器的原状态为0，试画出输出波形,CP,J,K,Q,D触发器的结 构有多种，国内生 产的主要是维持阻 塞型D触发器，它 是一种边沿触发器,三、D触发器,Q,D触发器也叫延时触发器，它只有一个控制端,它由六个“与非”门组成，其中G1、G2组成基本触发器，G3、G4组成时钟控制电路，G5、G6组成数据输入电路,逻辑功能,1）D = 0,1,0,当C = 0时,0,当C = 1时,0,1,封锁,在C = 1期间，触发器保持“0”不变,2）D = 1

9、,0,1,当C = 0时,1,当C = 1时,0,1,封锁,在C = 1期间，触发器保持“1”不变,封锁,上升沿触 发翻转,C上升沿前接收信号，上降沿时触发器翻转，（ 其Q的状态与D状态一致；但Q的状态总比D的状态变化晚一步，即Qn+1 =Dn；上升沿后输入 D不再起作用，触发器状态保持。 即(不会空翻,结论,C=0时，时钟控制电路关闭，触发器的 输出状态保持不变,C=01时，时钟控 制电路打开，输出状 态由 D输入端的状态 决定,在C=1时，数据输 入电路关闭，输出状 态不再发生变化,例：D 触发器工作波形图,双稳态触发器,基本 RS 触发器,不定,1,0,不变,可控 RS 触发器,若C=

10、1, 则,不变,0,1,不定,C为高电平效,计数式 RS 触发器,若C= 1, 则,存在“空翻”现象,双稳态触发器,主从型 JK 触发器,若C=10, 则,Qn,0,1,下降沿触发,维持阻塞型 D 触发器,若C= 01, 则,0,1,上升沿触发,Qn+1=Dn,1. 将JK触发器转换为 D 触发器,仍为下降沿 触发翻转,四、触发器逻辑功能的转换,2. 将JK触发器转换为 T 触发器,当J=K时，两触发器状态相同,3. 将 D 触发器转换为 T触发器,触发器仅具有计数功能,即要求来一个C， 触发器就翻转一次,如图(a)是单D触发器集成电路的外引线排列图，(b)图是前沿触发的D触发器的图形符号,地

11、,电源,a,21.2 寄存器,寄存器是具有接收、暂存和传送二进制数码功能的逻辑组件。它通常由触发器和门电路组成，前者用来存放数码，后者用来控制数码的接收与发送。由于一个触发器只能存放一位二进制数，要存放多位数就得用多个触发器。常用的有四位、八位、十六位寄存器,寄存器存放数码的方式有串行和并行两种,并行方式,串行方式,数码从各对应位输入端同时输入,数码从一个输入端逐位输入,从寄存器取出数码的方式也有串行和并行两种,被取出的数码各位在对应输出端同时出现,串行方式,被取出的数码各位在同一输出端逐位出现,并行方式,寄存器,数码寄存器,移位寄存器,清零,寄存指令,通常由D触发器或R-S触发器组成,并行输

12、入方式,寄存数码,触发器状态不变,一、数码寄存器,数码寄存器简称为寄存器只有寄存数码和清除原有数码的功能的寄存器,清零,寄存指令,并行输出方式,Q,Q,Q,Q,状态保持不变,二、移位寄存器,移位：每当来一个移位脉冲（时钟脉冲），触发器的状态便向左或右移一位,不仅有存放数码功能而且有移位功能的寄存器,移位寄存器有左移、右移、双向和循环移位寄存器,74LS918位移位寄存器,74LS944位移位寄存器,74LS1648位移位寄存器（串入并出,寄存数码,1.单向移位寄存器,D,1011,1,Q,1011,1,0,1,1,J,K,F3,数据依次向左移动，称左移寄存器，输入方式为串行输入,Q,Q,Q,再

13、输入四个移位脉冲，1011由高位至低位依次从Q3端输出,串行输出方式,左移寄存器波形图,1,1,1,1,1,1,0,待存数据,1011存入寄存器,从Q3取出,四位左移移位寄存器状态表,1,2,3,1,0,1,并 行 输 出,寄存器分类,并行输入/并行输出,串行输入/并行输出,并行输入/串行输出,串行输入/串行输出,21.3 计数器,计数器是应用最为广泛的时序电路，其功能为统计脉冲的个数，它不仅用来对脉冲计数，而且还常用于数字系统的定时、分频以及数字运算等,计数器的种类繁多，按计数器中数码的编码方式分为,1）二进制计数器(74LS163同步四位二进制计数器,2）十进制计数器(74LS162同步十

14、进制计数器,3）任意进制计数器,如数字仪表、电子计算机、工业自动控制、数字通信系统等,按计数器中所计脉冲的引入方式分类可分为,1）同步计数器,2）异步计数器,无论哪种类型的计数器，其组成都和其它的时序电路一样，由触发器和门电路构成,按计数器中所计数字是增加还是减少可分为,1）加法计数器,2）减法计数器,3）可逆计数器（74LS168十进制、 74LS169二进制,一、 二进制计数器,按二进制的规律累计脉冲个数，它也是构成其它进制计数器的基础。要构成 n位二进制计数器，需用 n个具有计数功能的触发器,1、 异步二进制加法计数器,异步计数器：计数脉冲C不是同时加到各位触发器,最低位触发器由计数脉冲

15、触发翻转，其它各位触发器有时需由相邻低位触发器输出的进位脉冲来触发，因此各位触发器状态变换的时间先后不一，只有在前级触发器翻转后,后级触发器才能翻转,二 进 制 数 Q2 Q1 Q0,0 0 0 0 1 0 0 1 2 0 1 0 3 0 1 1 4 1 0 0 5 1 0 1 6 1 1 0 7 1 1 1 8 0 0 0,脉冲数 (C,二进制加法计数器状态表,从状态表可看出： 最低位触发器来 一个脉冲就翻转 一次，每个触发 器由 1变为 0 时， 要产生进位信号, 这个进位信号应 使相邻的高位触 发器翻转,当J、K=1时，具有计数功能，每来一个脉冲触发器就翻转一次,三位异步二进制加法计数器

16、,在电路图中J、悬空表示J、K=1,下降沿 触发翻转,当相邻低位触发器由1变 0 时翻转,异步二进制加法器工作波形,每个触发器翻转的时间有先后，与计数脉冲不同步,2、同步二进制加法计数器,异步二进制加法计数器线路联接简单。 各触发器是逐级翻转，因而工作速度较慢,同步计数器：计数脉冲同时接到各位触发器，各触发器状态的变换与计数脉冲同步,同步计数器由于各触发器同步翻转，因此工作速度快。但接线较复杂,二 进 制 数 Q2 Q1 Q0,0 0 0 0 1 0 0 1 2 0 1 0 3 0 1 1 4 1 0 0 5 1 0 1 6 1 1 0 7 1 1 1 8 0 0 0,脉冲数 (C,二进制加法

17、计数器状态表,最低位触发器F0每来一个脉冲就翻转一次,F1：当Q0=1时，再来一个脉冲则翻转一次,F2：当Q0=Q1= 1时，再来一个脉冲则翻转一次,四位二进制同步加法计数器级间连接的逻辑关系,触发器翻转条件,J、K端逻辑表达式,J、K端逻辑表达式,F0,每输入一C翻一次,F1,F2,F3,J0 =K0 =1,Q0 =1,J1 =K1 = Q0,Q0 = Q1 = 1,J2 =K2 = Q1 Q0,Q0 = Q1 = Q2 = 1,J3 =K3= Q1 Q1 Q0,由J、K端逻辑表达式，可得出四位同步二进制计数器的逻辑电路。（只画出三位同步二进制计数器的逻辑电路,加法,减法,三位同步二进制加法

18、计数器,计数脉冲同时加到各位触发器上，当每个到 来后触发器状态是否改变要看J、K的状态,各触发器状态的变换和计数脉冲同步,1、什么是十进制,二、 十进制计数器,十进制就是“逢十进一”。 但构成计数器的每一位触发器依然只有“0”、“1”两个状态，不会出现“29”这样的数字。所以,我们给高位（大于1）付以一定的权值，用某一高位的状态值乘以其权值，便是该位所代表的十进制数。我们采用前面所说的“8421”码,例如：0101 代表 08 + 14 + 02 + 11 = 5,十进制加法计数器状态表,十进制同步加法计数器,十进制计数器工作波形,从上面的分析可以看到，由J-K触发器构成同步十进制加法计数器，

19、上面的电路图已达到最简。但这一结果需要对照J-K触发器和计数器的状态表，逐条考虑得来的，这种方法不是设计电路的常规方法。同学们要掌握的是，给出这样的电路，能够分析其功能,三、 中规模数字集成电路计数器,CT74LS290(T1290)二-五-十进制集成计数器,逻辑功能及外引线排列,1） R01 、 R02 ： 置“0”输入端,逻辑功能,逻辑功能及外引线排列,1） S91 、 S92 ： 置“9”输入端,逻辑功能,逻辑功能及外引线排列,计数功能,0,0,0,0,1,1,0,0,1,1,CT74LS290 功能表,输 入,输 出,Q2,Q3,Q1,Q0,1,1,0,1,1,0,1,1,R01,S9

20、2,S91,R02,有任一为“0,有任一为“0,计数,置9,例题,分析图示电路的逻辑功能,四、 任意进制计数器的分析,解,C,0,1,2,3,4,5,6,7,Q2 Q1 Q0,0 0 0,1,0,0,1,1,0,0,1,0,0,1,1,0,1,0,0,0,0,状态真值表,同步六进制计数器,通过这个例题我们可以得出分析计数器的一般步骤,1、确定逻辑电路是同步还是异步,2、写出逻辑电路的输入端方程,3、根据输入端方程填写状态真值表,4、根据状态真值表分析逻辑功能,例:分析图示逻辑电路的逻辑功能,说明其用处。 设初始状态为“000,解：1. 写出各触发器 J、K端和C端的逻辑表达式,解：当初始状态为

21、“000”时， 各触发器J、K端和C端的电平为,由表可知，经5个脉冲循环一次，为五进制计数器,列写状态转换表，分析其状态转换过程,C1= Q0,由于计数脉冲没有同时加到各位触发器上，所以为异步计数器,例题,计数脉冲,置“1,分析图所 示逻辑电路的逻 辑功能，说明其 用途。设初始状 态为“111,各位触发器的 JK端的逻辑关系 式为,列出状态表,1 1 1,0,1,1,1,0,1,0,0,1,1,1,0,0,1,0,1,0,0,0,0,0,1,1,1,同步八进制减法计数器,F0来计数脉冲就翻转,F1只有当Q0为零时来计数脉冲才翻转,F2只有当Q0 Q1都为零时来计数脉冲才翻转,8421异步十进制

22、计数器,计数状态,CT74LS290的应用,异步五进制计数器,工作波形,如何构成 N进制计数器,反馈置“0”法：当满足一定的条件时，利用计数器的复位端强迫计数器清零，重新开始新一轮计数,利用反馈置“0”法可用已有的计数器得出小于原进制的计数器。 例：用一片CT74LS290可构成十进制计数器，如将十进制计数器适当改接，利用其清零端进行反馈清零，则可得出十以内的任意进制计数器,用一片CT74LS290构成十以内的任意进制计数器,例：六进制计数器,例：六进制计数器,当状态 0110（6）出现时，将 Q2=1，Q1=1 送到复位端 R01和R02，使计数器立即清零。状态 0110仅瞬间存在,反馈置“0”实现方法,六进制计数器,S92,S91,Q3,Q0,Q2,Q1,R01,R02,C1,C0,计数脉冲,计数器清零,七进制计数器,当出现 0110（6）时，应立即使计数器清零，重新开始新一轮计数,当出现 0111(7)时，计数器立即清零，重新开始新一轮计数,计数器清零,21.5 单稳态触发器,前面我们讨论的双稳态触发器，有两个稳定状态；稳态触发器从一个稳定状态翻转为另一个稳定状态必须靠脉冲信号触发，脉冲消失后，稳态触发器的稳定状态能一直保持下去,单稳态触发器的特点,1）电路有一个稳定状态和一个暂稳状态,2）在外加触发脉冲信号作用下，电路能从稳态转换到暂稳态,3）暂稳态维持一段时间