数字电子技术基础习题册答案

1、第7章时序逻辑电路【7-1】已知时序逻辑电路如图所示，假设触发器的初始状态均为0。(1 )写出电路的状态方程和输出方程。(2) 分别列出X=0和X=1两种情况下的状态转换表，说明其逻辑功能。(3) 画出X=1时，在CP脉冲作用下的 Q、Q2和输出Z的波形。图解：1 .电路的状态方程和输出方程Q； 1q2 1Z Q1Q2 CP2 .分别列出X=0和X=1两种情况下的状态转换表，见题表所示。逻辑功能为当X=0时，为2位二进制减法计数器；当X=1时，为3进制减法计数器。3. X=1时，在CP脉冲作用下的 Q、Q2和输出Z的波形如图(b)所示。X=0X=1Q2 QQ Q0 00 01 11 01 00

2、 10 10 00 0题表图(b)【7-2】电路如图所示，假设初始状态QQQ=000。(1) 写出驱动方程、列出状态转换表、画出完整的状态转换图。(2) 试分析该电路构成的是几进制的计数器。图解：1.写出驱动方程J a K a 1J b2 写出状态方程Kb Q： QcJc Q：QbKc Qann 1n n n n naQb Qa Qb Qc Qa Qc(b)所示。CPQc Qbq：0000100120103011410051016000n1nn1nnnnn.QaQaQb Qa Qc QaQa Qa Q3 .列出状态转换表见题表，状态转换图如图表 7.2状态转换表图 7.2(b)4. 由FFa、

3、F吊和FFc构成的是六进制的计数器。Q或Q）填入下表【7-3】在二进制异步计数器中，请将正确的进位端或借位端（触发方式计数器类型加法计数器减法计数器上升沿触发由（）端引出进位由（）端引出借位下降沿触发由（）端引出进位由（）端引出借位解：题表7-3触发方式加法计数器减法计数器上升沿触发下降沿触发由Q端引岀进位由Q端引岀进位由Q端引岀借位由Q端引岀借位【7-4】电路如图 所示，假设初始状态 QQQ=OOO。1. 试分析由FFi和FFo构成的是几进制计数器；CP2. 说明整个电路为几进制计数器。列出状态转换表，画出完整的状态转换图和 作用下的波形图。CP(a)(b)CP ULJLILII_IIIFF

4、Q 0Q1Q2图解：1、由FFi和FFo构成的是三进制加法计数器（过程从略）2、整个电路为六进制计数器。状态转换表（略），完整的状态转换图CPJQ0Q1二Q2【7-5】某移位寄存器型计数器的状态转换表如表所示。请在图中完成该计数器的逻辑图，可以增加必要的门电路。要求：写出求解步骤、画出完整的状态转换图。 表（Q为高位）CPQ3q2Q1Q00000011000211003111040111500116000170000Q3Q2QiQo图和CP作用下的波形图如下图。解：（1）根据状态转换表画次态卡诺图，求出状态方程。Q3+1Q2+1Qn+1Q0+1QnQ0q30亠 n+1= n =nQ3Q1 Qo

5、 ；100000000001! ! !/ / / / / /0011! ! !1110/ / / / / /01111100/ / / / / / / / /0111101亠n+1Q200亠n+1Q1nQ2 ；亠n+1Q1nQ1CP(2)由状态方程写驱动方程。D3Q1nQo ；D2Q3；D1Q21；D0Q；(3) 验证自启动，画完整状态转换图。电路可自启动。电路图如下图。Q3AQ2Q1A1D C11D C1的初态为010100，触发器FF的初态为0,串行输入端 Dr=0。请在图(b)中画出A Q及B 的波形。移位寄存器 CPCPI I I I I I I I 丨(a)(b)图 解：波形图如图(

6、b)所示。B图(b)【7-7】分析图所示电路，说明它们是多少进制计数器？图1 1 1ET QdQc QbQaLEP74LS161RCO:p CPDC B A CRLDTTT(b)解：图(a)，状态转换顺序图(b)，QQQQA=6QDQQBQ=078 9101112 31245 60，是7进制计数器；131415 6,是10进制计数器;【7-8】分析图所示电路的工作过程1. 画出对应CP的输出QQQQ的波形和状态转换图(采用二进制码的形式、 Q为高位)。2. 按QQQQ)顺序电路给出的是什么编码？3. 按QQQbQ顺序电路给出的编码又是什么样的？CP、CPB qa Qb qc qd cp 74L

7、S90Aso(2) So(1) Ro(2) Ro(1)图解：1状态转换图为2按QQQQ)顺序电路给出的是 5421码。3. 按QQQbQ顺序电路给出的编码如下0000 t 0010 0100 t 0110 t 1000t 0001 t 0011 t 010 011 100 0000【7-10】试用2片4位二进制计数器74LS160采用清零法和置数法分别实现31进制加法计数器。解：答案略。【7-9】图为由集成异步计数器74LS90、74LS93构成的电路，试分别说明它们是多少进制的计数器。cp CPBQa Qb qc Qd74LS90 CpASo(2)So(1)Ro(2) Ro(1)、CPa Q

8、a qb Qc Qd cp CPB,74LS93_ CPARo(2) Ro(1)(a)(b)图解：图(a)，状态转换顺序QQQ=O 1 2 0,是3进制计数器；图(b)，状态转换顺序QQQ=0 1 2 3 0，是4进制计数器；图(c)，是37进制计数器。【7-11】图所示为一个可变进制计数器。其中74LS138为3线/8线译码器，当S=1且S S3 0时，进行译码操作，即当AAA从000到111变化时，Y1 Y7依次被选中而输出低电平。74LS153为四选一数据选择器。试问当MN为各种不同取值时， 可组成几种不同进制的计数器？简述理由。图解：4个JK触发器构成二进制加法计数器，当计数到QQQQ

9、=10000时，74LS138满足使能条件，对QQQ的状态进行译码，译码器的输出 Y经过4选1数据选择器74LS153, 在MN的控制下，被选中的 Y信号，以低电平的形式对计数器清零。不同的 MN即可改变 图所示电路的计数进制，具体见下表。M N进制0 0八0 1九1 0十四1 1十五第8章存储器【8-1】填空1 按构成材料的不同，存储器可分为磁芯和半导体存储器两种。磁芯存储器利用来存储数据；而半导体存储器利用 来存储数据。两者相比，前者一般容量较_而后者具有速度的特点。2 .半导体存储器按功能分有 和两种。3. ROh主要由和两部分组成。按照工作方式的不同进行分类， ROM可分为、禾口三种。

10、4某EPROMT 8条数据线，13条地址线，则存储容量为 。5. DRAM速度SRAM，集成度SRAM 。6. DRAM! _ M，工作时（需要，不需要） 刷新电路；SRAM! _ M工作时（需要，不需要） 刷新电路。7. FIFO 的中文含义是 。解：1.正负剩磁，器件的开关状态，大，快。2 . ROM RAM3 .地址译码器，存储矩阵，固定内容的ROM、PROM EPROI三种。4 . 213X 8。5 .低于，高于。6 .动态，需要；静态，不需要。7.先进先出数据存储器。【8-2】图是16X 4位ROM AAAA为地址输入，C3C2DC0为数据输出，试分别写出D3、D、D和D0的逻辑表达

11、式。图0解:D1m(3,6,9,12,15)m(0,5,9,13)【8-3】用16X 4位ROM做成两个两位二进制数相乘（ AAoX B1B0）的运算器，列出真值表, 画出存储矩阵的阵列图。解：A1.E1B0地址译码耳LJ4iaJb i|ij11D3 D2 D1 DD【8-4】由一个三位二进制加法计数器和一个ROM勾成的电路如图（a）所示1 .写出输出Fi、F2和F3的表达式；2 画出CP作用下Fi、F2和F3的波形（计数器的初态为”0 “）Q2Q1Q0CP4i4电*41r 1地址译码器CP1 - I !IIIIIIIIF1IIIIIIIIIIF2IIIIIIIIIIF311F1 F3 F2(

12、a)(b)解:F1 Q1 Q0 Q2 Q1 Q2 Q1Q01 -f2q2 Q1 q0 q2 Q1 q0 q2 Q1 Q0F3Q1 Q02 .图【8-5】用ROM实现全加器。解:mo m1 m2 m3 m4 m5 m6 m7第9章可编程逻辑器件及Verilog语言【9-1】简述CPLD与 FPGA的结构特点？解：CPLD采用了与或逻辑阵列加上输出逻辑单元的结构形式；而FPGA的电路结构由若干独立的可编程逻辑模块组成，用户可以通过编程将这些模块连接成所需要的数字系统。CPLD属于粗粒结构，FPGAW于细粒结构。CPLD是基于乘积项的可编程结构，而在FPGA中, 其基本逻辑单元 LE是由可编程的查找

13、表(LUT, Look-Up Table )构成的，LUT本质上就 是一个RAM【9-2】简述手工设计与 PLD设计的流程？解：答：手工设计：第一步，设计电路，画出逻辑图；第二步，选择逻辑元器件。第三步， 进行正确的连线。PLD 的设计流程：首先根据设计要求写出相应的逻辑表达式，画出设计草图，接着在 计算机上利用PLD软件通过原理图输入方式或硬件描述语言( HDL输入方式输入逻辑设 计描述，经计算机仿真验证后，下载到PLD器件中，最后再通过外部实际输入输出对设计进行验证。【9-3】用PLD器件实现的电路仿真结果如图所示，请指出电路的功能。(a)(b)(c) 图解：图(a)为二选一数据选择器，图

14、(b)边沿型D触发器，图(c)为电平触发D触发器。【9-4 】 Verilog 语言程序清单如下，写出电路的逻辑功能，并通过 QuartusII 进行仿真。 module count(out,data,load,reset,clk);output7:0 out;input7:0 data;input load,clk,reset;reg7:0 out;always (posedge clk)beginif (!reset) out = 8h00;else if (load) out = data;else out = out - 1;end endmodule解：Verilog 语言程序清单如

15、下，写出电路的逻辑功能，并通过 QuartusII 进行仿真。module count(out,data,load,reset,clk); output7:0 out;input7:0 data; input load,clk,reset;reg7:0 out;always (posedge clk) beginif (!reset) out = 8h00; else if (load) out = data; else out = out - 1;end endmodule【 9-5 】 Verilog 语言程序清单如下，写出电路的逻辑功能表，并通过 QuartusII 进行仿真。 modu

16、le yima(A,EN,Y);output 7:0 Y;input 2:0 A;input EN;reg7:0 Y;wire 3:0 temp=A,EN;alwayscase (temp)4b0001 : Y=8b00000001;4b1001 : Y=8b00000010;4b0101 : Y=8b00000100;4b1101 : Y=8b00001000;4b0011 : Y=8b00010000;4b1011 : Y=8b00100000;4b0111 : Y=8b01000000;4b1111 : Y=8b;default : Y=8b;endcaseendmodule 解： 3

17、输入 8 输出译码器。仿真波形图见 (a) ，仿真电路图见 (b) 。(a) 仿真波形图(b) 仿真电路图图【 9-6 】 Verilog 语言程序清单如下，写出电路的逻辑功能表，并通过 QuartusII 进行仿真。 module bianma(Y,A);output 2:0 A;input 7:0 Y;reg 2:0 A;wire 7:0 temp=Y;alwayscase （temp）8b00000001: A=3b000;8b00000010: A=3b100;8b00000100: A=3b010;8b00001000: A=3b110;8b00010000: A=3b001;8b0

18、0100000: A=3b101;8b01000000: A=3b011;8b: A=3b111;default A=3b000;endcaseen dmodule解：8输入3输出编码器。仿真波形图见 （a），仿真电路图见（b）。(a)仿真波形图(b)仿真电路图 图【9-7】用Verilog写出60进制计数器的程序，并进行仿真第10章脉冲产生及变换电路、Cext =100nF。【10-1】试计算图中单稳态触发器74LS122的暂稳态时间，Rext=10kC extR ext1 C2 -C1I-111139C V cc14A2B1Cext Rext Rint V CCA 1 /CextB2RGN

19、D7图解：根据图中所给参数，暂稳态时间tw3-9tw=101010010 =【10-2】图（a）是由555定时器构成的单稳态触发电路。1. 简要说明其工作原理；2. 计算暂稳态维持时间tw3. 画出在图（b）所示输入Ui作用下的uc和uo的波形。4.若Ui的低电平维持时间为15ms,要求暂稳态维持时间R9.1kUi匚Uc6 555 3251tw不变，应采取什么措施?+5VUo0.01（a）（ b）图解：1、工作原理（略）；2、暂稳态维持时间t w=10ms3、Uc和Uo的波形如下图：mUi ， (ms)5 1025 3045 50tUc3.33Vt (ms)4若Ui的低电平维持时间为 15ns

20、，要求暂稳态维持时间tw不变，可加入微分电路【10-3】图（a）为由555定时器和D触发器构成的电路，请问:1 . 555定时器构成的是那种脉冲电路？2 .在图（b）中画出 比、5、U02的波形；3 .计算U01和U02的频率。+5VOUo4OUO2*（a）解：1、555定时器构成多谐振荡器(b)2、Uc,Uo1,Uo2 的波形Uc3.33V1.67VUoi的频率11=0.7 45 01316HzUO2的频率 f2=158H【10-4】由555定时器构成的电路如图（a）所示，其中VCC 5V、US 4V。回答下列问题：1. 说明由555定时器构成的电路名称。2. 如果输入信号u如图（b）所示，

21、画出电路输出Uo的波形。(a)UUs图解:1. 该电路为 555 定器。（b）时器构成的施密特触发（3分）2. 由电路图可知，电路的阈值电压为Uth1 Us 4VU TH 2在给定输入Ui信号条件下，电路输出1Us 2V2Uo的波形如图（b）所示。ii LUo / V，；;:11li1 I5V 12 -O = t图（b）【10-5】由555定时器构成的施密特触发器如图（a）所示。1. 在图（b）中画出该电路的电压传输特性曲线；2如果输入u为图（c）的波形；所示信号，对应画出输出u。的波形;3 .为使电路能识别出 Ui中的第二个尖峰，应采取什么措施？4.在555定时器的哪个管脚能得到与3脚一样的

22、信号，如何接法？+6V555 3UoUZ(c)Ui(a)Uo(V)八6 -4 -(b)-+6Vu/V487555Uo(a)420(b)图(b)Ui /V 4解：1 .见图(b)所示。2. 见图(c)所示。3.为使电路能识别出Ui中的第二个尖峰，应使5脚接3V左右控制电压，降低阈值。4. 7脚，在7脚与电源间接上拉电阻。【10-6】 由555定时器构成的电子门铃电路如图所示，按下开关S使门铃Y鸣响,且抬手后持续一段时间。1. 计算门铃鸣响频率；2. 在电源电压VCc不变的条件下，要使门铃的鸣响时间延长，可改变电路中哪个元件 的参数？3. 电路中电容C2和G具有什么作用？CR24.7kR14.7k

23、0.1图Vcc解：1. 已知555定时器构成多谐振荡器，门铃振荡频率为T 0.7(R1 2R2)C11.01kHz2. F3和G构成放电回路，使两个参数增大，可延长放电时间常数O3. 电容C2具有滤波作用, 电容G具有“通交流、抑制电源中的高频干扰; 阻断直流”作用。【10-7】 图为由两个555定时器接成的延时报警器，当开关S断开后，经过一定的延迟时间td后扬声器开始发出声音。如果在迟延时间内闭合开关，扬声器停止发声。在图中给 定的参数下，计算延迟时间td和扬声器发出声音的频率。图解：延迟时间td 1.1RC11s10.7(R2&)C210k Hz扬声器发出声音的频率f 1T第11章数模与模

24、数转换器【11-1】填空1 . 8位D/A转换器当输入数字量只有最高位为高电平时输出电压为5V,若只有最低位为高电平，则输出电压为 。若输入为，则输出电压为 。2. A/D转换的一般步骤包括 、和。3 .已知被转换信号的上限频率为10kHz,则A/D转换器的采样频率应高于 。完成一次转换所用时间应小于 。4 衡量A/D转换器性能的两个主要指标是 和。5 就逐次逼近型和双积分型两种A/D转换器而言， 抗干扰能力强；转换速度快。解：1.40mV ,。2 .采样，保持，量化，编码3 .20kHz ,50 口 s4 .精度，速度 。5 .双积分型,逐次逼近型。11-2】对于一个8位D/A转换器，若最小

25、输出电压增量为，试问当输入代码为 01001101时，输出电压Uo为多少伏？若其分辨率用百分数表示是多少？解：8输出电压U=;分辨率为1/（ 2-1 ）。【11-3】图为一个由四位二进制加法计数器，D/A转换器，电压比较器和控制门组成的数字式峰值采样电路。若被检测信号为一个三角波，试说明该电路的工作原理（测量前在Rd 端加负脉冲，使计数器清零）。若要使电路正常工作，对输出信号有何限制？解：首先将二进制计数器清零，使uo=0。加上输入信号（U0），比较器A输出高电平，打开与门G,计数器开始计数，u。增加。同时u亦增加，若uiu。，继续计数，反之停止计数。 但只要U。未达到输入信号的峰值，就会增加，只有当U0=Umax时，才会关闭与门 G,使之得以保持。【11-4】双积分型A/D转换器如图所示，请简述其工作原理并回答下列问题：1 .若被检测电压U（max）=2V,要求能分辨的最小电压为，则二进制计数器的容量应大于 多少？需用多少位二进制计数器？2 若时钟频率fcP=200kHz,则采样时间 T1=?3. 若fC=200kHz, UVre=2V,欲使积