(最新整理)2013-2014第一学期物电学院Verilog期末试题A卷参考答案

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2、为(完整)2013-2014第一学期物电学院verilog期末试题a卷参考答案的全部内容。湖北工程学院20132014学年度第一学期期末考核试卷参考答案考核课程： 可编程逻辑设计 学生所在院系： 物电学院 试 卷： a 一、名词解释(每小题2分，共10分）1。 现场可编程逻辑器件 2。 复杂可编程逻辑器件3. 电子设计自动化 4。 动态随机存储器5. 先进先出二、填空题（每小题2分，共20分)1. 自顶向下 2。 sram 会 3. x 4. 功能 时序5门级描述 行为级描述 6. 空闲态7. 1次 8。 1b0 9。 reg 15：0 address=9d12810. 32三、简答题（共15

3、分）1. （本题4分）功能仿真是在综合之前进行的仿真，其仅仅验证模块的功能是否满足要求，并不考虑器件的延时和走线的延时.而时序仿真是在综合后进行的仿真，其考虑了器件的延时和走线的延时，更接近于真实的情况2. （本题6分）task不可综合，function可综合。任务可以有任意个各种类型的参数,函数至少一个输入,不能讲inout类型的变量作为输入任务只可在过程语句中调用，不能在连续赋值语句assign中调用，函数可作为表达式中的操作数来调用，在过程赋值和连续赋值语句中均可以调用。任务可以包含定时和事件控制语句，函数不能包含这些语句。任务可以调用其他任务和函数，函数可以调用其他函数，但是不能调用任

4、务任务不想表达式返回值，但是函数向调用它的表达式返回一个值。3. （本题5分）initial语句不可能综合,always语句可综合initial语句只执行一次，always可以执行多次。initial是没有敏感列表的，一般用于仿真中，always是有敏感列表的，只要列表中的变量发生变化,always块就会执行一次。四、作图题（共20分) 1。(本题10分） 2。 （本题10分）四、程序设计题（共35分）1。（本题10分）module cnt_30(clk,reset,cntout);input clk;input reset;output 4:0 cntout;reg 4：0cntout;al

5、ways(posedge clk or negedge reset)begin if（reset) begin clkout=0； end else if（cnt=5d29） cntout=0; else cntout=cntout+1；endendmodule2.（本题10分）module generate_11101011（ clk, rst_n， data_out ）；input clk;input rst_n;output data_out；reg data_out;reg 7:0 temp_shift;always（posedge clk or negedge rst_n)begin

6、 if(rst_n) begin data_out=0； temp_shift=8b1110_1011; end else begin temp_shift1; temp_shift0=temp_shift7； data_out=temp_shift7; endendendmodule3 （本题15分）module detect110（clk，reset,din,done)；input din;input clk；input reset；output done；reg done;reg 1：0 current_state;reg 1:0 next_state;parameter idle=2d

7、0；parameter s1 =2d1；parameter s2 =2d2;parameter s3 =2d3；always（posedge clk or negedge reset）begin if(reset) current_state=idle； else current_state=next_state；endalways（current_state or next_state）beginnext_state=2d0； case (current_state) idle: next_state=（din）?s1：idle； s1 : next_state=(din）?s2：idle; s2 ： next_state=（din）？s2:s3 ; s3 : next_state=（din)?s1：idle； default： next_state=idle； endcaseenda