7、Design CMOS NAND Gate and NOR Gate

1、7、Design CMOS NAND Gate and NOR GateDesign CMOS NAND Gate and NOR Gate一、实验目的1、进一步学习及掌握cadence图形输入及仿真方法；2、掌握与非门和或非门的设计方法，使之达到设计要求；3、进一步学会版图制造工艺以及版图设计的基本规则及方法；4、进一步掌握版图提取(layout extraction)的方法以及版图与线路图対查比较方法(LVS)；5、进一步掌握后模拟仿真(post layout simulation)的基本方法；6、掌握版利用Spectre进行瞬态仿真(tran)以及直流仿真(DC)的方法。二、设计目标本实

2、验主要是要设计与非门和或非门，使得该与非门和或非门满足以下几个条件：1、该与非门和或非门能够同时驱动32倍最小尺寸CMOS反相器(Wn=1.5um,Wp=3um)和一个等效的100fF线电容；2、该与非门和或非门的传输延时(propagation delay)必须小于300ps；3、假设输入信号有50ps的上升和下降时间；4、该反相器必须用AMI 0.6um工艺中的最小栅长设计。三、实验内容本实验的主要内容首先完成该与非门和或非门的原理图级设计之后，为该与非门和或非门进行封装生成symbol。然后利用Spectre工具分析其瞬态响应。同时学会用cadence virtuoso为与非门和或非门设

3、计版图，最后进行LVS使版图与原理图一致。最后再进行版图仿真，并与原理图仿真进行比较。1、或非门尺寸设计由于要求该或非门能够同时驱动32倍最小尺寸CMOS反相器(Wn=1.5um,Wp=3um)和一个等效的100fF线电容，并且其传输延时(propagation delay)必须小于300ps。所以，首先应确定或非门的尺寸。(1) 或非门尺寸设计原理图根据实验设计要求，建立或非门尺寸设计原理图如下图所示。图一或非门尺寸设计原理图(2)确定尺寸对上面的或非门原理图进行封装之后，建立如图二所示的NOR2_test原理图，原理图主要是用来确定或非门的尺寸，使之满足设计目标。图二NOR2_test原理

4、图进入Analog Environment，设置好参数，进行瞬态分析，param的变化范围是从4-10，得到输出信号的波形如图三(左)所示。在利用计算器中的delay函数测得输出信号的延时与变量param的关系曲线如图三(右)所示。图三输出波形及延时与变量param的关系曲线由图三延时与变量param的关系曲线可以看出，随着变量param的不断增大，延时不断减小，当param=5.6时，第一根曲线延时恰好等于300ps；当param=9.68时，第二根曲线延时恰好等于300ps。综合以上两种情况可知，为了满足条件2：该反相器的传输延时(propagation delay)必须小于300ps，考

5、虑最坏的情况所以可取变量param=10。2、与非门尺寸设计由于要求该与非门能够同时驱动32倍最小尺寸CMOS反相器(Wn=1.5um,Wp=3um)和一个等效的100fF线电容，并且其传输延时(propagation delay)必须小于300ps。所以，首先应确定与非门的尺寸。(1)与非门尺寸设计原理图根据实验设计要求，建立与非门尺寸设计原理图如下图所示。图四与非门尺寸设计原理图(2)确定尺寸对上面的与非门原理图进行封装之后，建立如图五所示的NAND2_test原理图，原理图主要是用来确定与非门的尺寸，使之满足设计目标。图五NAND2_test原理图由于要使与非门的传输延时(propaga

6、tion delay)小于300ps，所以我们可以首先分析与非门的最坏情况下的延时。如图六所示。(a) 输入B=0保持不变 (b)输入B由0-1变化图六输入B由0-1的充放电过程由图六所示，由于节点寄生电容的存在，所以每一次充放电的过程中，都要对寄生电容C进行充放电，进而增加了传输延时。如图六(a)所示，当A=1，B=0保持不变，即A输入的NMOS管导通，B输入的PMOS管导通，所以会通过VDD和A对寄生电容C进行充电，使得寄生电容C存储电荷；当A=1，B由0-1变化时，即A输入的NMOS管导通，B输入的NMOS管导通，所以不仅负载电容Cload会放电，而且寄生电容C也要放电，所以增加了下降延

7、时的时间。由于B是最后稳定的信号(通常称为关键信号)，所以经过上面的分析可以得出一个结论：为了减小延时、提高速度，关键信号 (最后稳定的信号)应该尽量靠近输出端。也就是说，当A=1，B由0-1变化时，下降延时最大。所以，要使与非门传输延时(propagation delay)小于300ps，就要使最坏情况下的传输延时小于300ps才能满足要求。所以，最坏情况下，即A=1时，输入输入输出波形以及上升延时、下降延时与变量param的关系曲线如图七所示。图七A=1时，上升延时、下降延时与变量param的关系曲线由以上曲线可以看出，变量param相同时，B由1-0的延时比B由0-1的延时小，这也证明了

8、最坏情况是当A=1，B由0-1变化时。由上图可以看出，当B由1-0变化时，延时为300ps的临界条件是变量param=4.94；当B由0-1变化时，延时为300ps的临界条件是变量param=5.64。所以，可以确定变量param=6。也可以不分析最坏情况，而直接根据输入情况来绘制不同变化条件下的延时。利用该方法得到的结果如图八所示。由图也可以得出同样的结果，即变量param=6。但是，利用该方法分析延时较笼统，未充分理解其变化过程。图八不同输入变化条件下param与延时的关系曲线所以，最终可以确定param=6，则与非门的原理图如图九所示。图九设计好的与非门原理图(param=6)3、与非门

9、逻辑功能验证两输入与非门的逻辑表达式为：Y AB，其真值表如下表所示。下面利用cadence其输出波形如图十所示，由图可知逻辑仿真结果与真值表的逻辑功能完全一致。图十与非门逻辑仿真输出波形4、A=1时，与非门延时及功耗分析在图五所示原理图NAND2_test中，令变量param=6保持不变，然后进行瞬态分析，A=1时，其输入输出波形如图十一所示。由图可知，输出波形基本不失真，所以此反相器能够同时驱动32倍最小尺寸CMOS反相器(Wn=1.5um,Wp=3um)和一个等效的100fF线电容。下面来分析不同的输入情况下的延时以及功耗等。图十一param=6，A=1时，输入输出波形 (1)A=1时，

10、延时分析当A=1时，为最坏情况。利用计算器calculator 中的delay 函数分析波形的上升延时和下降延时如图十二、十三所示。由图可以看出：上升延时282.98p L H t ps =，下降延时256.05pHL t ps =。 图十二 A=1时输出波形下降延时256.05pHL t ps = 图十三 A=1时输出波形上升延时282.98pLH t ps =(2)A=1时，功耗分析为了测量功耗，所以首先应测出电源电压和输出电流，再利用计算器中的spectrerPower 函数来计算功耗。如图十四所示，是输入电压的波形，恒为5V 。如图十五所示，是电路中的动态电流。由图十五可以看出，虽然理

11、论上CMOS 反相器的静态功耗为0，但是在实际中静态时仍有微小的电流存在；在输入输出跳变时，电路中的电流的绝对值最大可达10mA 。所以，由于动态电流的存在，产生一定动态功耗。如图十六所示，是利用计算器中的spectrerPower 函数计算出的功耗波形。由图可以看出，在静态时，电路消耗的功耗很微小；然而在动态时，相对静态而言，消耗的功耗就比较大。图十四输入电压恒为5V图十五A=1时，电路中的动态电流图图十七是A=1时，电源、电流、输入输出、功耗波形显示于同一图形中。图十七电源、电流、输入输出、功耗波形(3)A=1时，电压传输特性曲线及关键电压进入Analog Environment ，设置好

12、参数，为测试电压传输特性曲线，所以对V1进行DC 扫描，扫描范围为0-5V 。输出的电压传输特性曲线如图十八所示。 图十八 A=1时，电压传输特性曲线以及增益与输入电压的关系曲线由上图可以看出：当输入A=1时，输出高电平5OH V V =、输出低电平0OL V V =、输入高电平 2.5IH V V =、输入低电平 1.34IL V V =、阈值电压 2.04TH V V =。所以，噪声容限为：1.340 1.34L IL OL NM V V V =-=-=5 2.5 2.5H OH IH NM V V V =-=-=5、B=1时，与非门延时分析和A=1时的分析方法一样，在图五所示原理图NAN

13、D2_test 中，令变量param=6保持不变，然后进行瞬态分析，B=1时，其输入输出波形如图十九所示。由图可知，输出波形基本不失真，所以此反相器能够同时驱动32倍最小尺寸CMOS 反相器(Wn=1.5um,Wp=3um)和一个等效的100fF 线电容。 图十九 param=6，B=1时，输入输出波形 (1)B=1时，延时分析当B=1时，利用计算器calculator 中的delay 函数分析波形的上升延时和下降延时如图二十、二十一所示。由图可以看出：上升延时269.58pLH t ps =，下降延时234.55pHL t ps =。 图二十 B=1时输出波形上升延时269.58pLH t

14、ps = 图二十一 B=1时输出波形下降延时234.55pHL t ps =(2)B=1时，电压传输特性曲线及关键电压进入Analog Environment ，设置好参数，为测试电压传输特性曲线，所以对V1进行DC 扫描，扫描范围为0-5V 。输出的电压传输特性曲线如图二十二所示。 图二十二 B=1时，电压传输特性曲线以及增益与输入电压的关系曲线由上图可以看出：当输入B=1时，输出高电平5OH V V =、输出低电平0OL V V =、输入高电平 2.7IH V V =、输入低电平 1.69IL V V =、阈值电压 2.27TH V V =。所以，噪声容限为：1.690 1.69L IL

15、OL NM V V V =-=-=5 2.7 2.3H OH IH NM V V V =-=-=6、A=B 时，与非门延时分析当A=B 时，和前面的分析方法一样，在图五所示原理图NAND2_test 中，令变量param=6保持不变，然后进行瞬态分析，A=B 时，其输入输出波形如图二十二所示。由图可知，输出波形基本不失真，所以此反相器能够同时驱动32倍最小尺寸CMOS 反相器(Wn=1.5um,Wp=3um)和一个等效的100fF 线电容。 图二十二 param=6，A=B 时，输入输出波形当A=B 时，利用计算器calculator 中的delay 函数分析波形的上升延时和下降延时如图二十三

16、、二十四所示。由图可以看出：上升延时269.58pLH t ps =，下降延时234.55pHL t ps =。 图二十三 A=B 时输出波形上升延时145.28pLH t ps = 图二十四 A=B 时输出波形下降延时253.79pHL t ps =经过上面三种情况(A=1,B=1,A=B)的分析,把不同变化情况下的延时总结如下表所示。 由上表可以看出，当A=1时，传输延时最大269.515p t ps =，与前面分析的完全一致；当B=1时，A 信号为关键电压，靠近输出端，延时比前一种情况小252.065p t ps =，与前面分析的完全一致；当A=B 时，传输延时最小为199.535p t

17、 ps =。但这几种情况下的延时都小于300ps ，所以我们的设计能够满足要求。7、与非门版图绘制与LVS根据实验要求绘制该与非门的版图如图二十五所示。该与非门版图使用AMI 0.6um 工艺，栅长为600nm ，NMOS 和PMOS 管的宽都应该为18um,但是由于PMOS 管的尺寸过大，不便于版图绘制，所以，在这里采用两个手指(finger)并联来取代，每一个手指(finger)的尺寸为9um 。这样处理，不仅便于版图的绘制，而且还能够减小扩散电容。 图二十五 两输入与非门版图在版图编辑环境下选择Verify extractor ，然后在弹出的对话框中选择寄生电容提取Extract_par

18、asitic_caps 。填好提取文件库和文件名后，单击OK 就可以了。然后打开Library Manager ，在库myLib 下nmos 单元中增加了一个文件类型叫extracted 的文件，可以用打开版图文件同样的方式打开它。图二十六就是提取出来的版图，可以看到提取出来的器件和端口，要看连接关系的话，可以选择Verify-probe 菜单，在弹出窗口中选择查看连接关系。如图所示，可以很清楚的看到提取版图中的寄生电容。 图二十六 与非门版图提取提取版图之后，就进行LVS 验证，其输出结果如图二十七所示。节点完全匹配(The net-lists match.),所以可以知道原理图与版图完全一致，所以原理图绘制正确。值得注意的是，原理图和版图网表中都有6个节点，5个端口。然而版图中有4个NMOS 和4个PMOS ，而原理图中仅有2个NMOS 和2个PMOS ，NMOS 和PMOS 管数量不同的主要原因是由于版图中的MOS 管均两个手指(finger)并联的形式。 图二十七 与非门LVS 输出结果 原理图中MOS 管个数与版图中MOS 管个数不同的原因是因为MOS 管宽度太大，版图中的MOS 采用两个手指(finger)并联，能够减小扩散电容。8、与非门版图仿真为进行版图仿真，同