状态机设计仿真

1、状态机设计仿真一、实验例题设计一个序列检测器电路，检测出串行输入数据 data中的二进制序 列110,当检测到该序列时，电路输出out 1 ;没有检测到该序列时， 电路输出0，电路的状态图如1所示：二、实验原理分析由电路的状态图分析，可列出对应的状态转换表，如图2所示:图2状态转换表snsn 1X 0X 1SoSo 0S1/0S1So/0s0S2S3/1s0S3S0/0sJ 0从状态转化表分析可得 S3与So对应的Sn 1相同，将图1,图2简化可得:1/0改进的状态转换图snsn 1X 0X 1S0s/osV 0S1S0/0S2./ 0S2S0/0S2/ 0改进的状态转换表三、实验任务： 依据

2、图1状态图2表，S3存在时，用VerilogHDL设计的参考程序如下：module pulse_check(data,clk,rst,out);in put data,clk,rst;output out;reg out;reg1:0 CST,NST;parameter1:0 s0=0,s1=1,s2=2,s3=3;always(posedge clk or n egedge rst)if (!rst) CST=sO;复位有效，进入下一个状态else CST=NST;always(CST or data)begincase(CST)s0: if(data=1b1) NST=s1; else N

3、ST=s0;s1: if(data=1b1) NST=s2; else NST=s0;s2: if(data=1b0) NST=s3; else NST=s2;s3: if(data=1b0) NST=s0; else NST=s1;default: NST=仔1呼严4QX | *pJse- dnedk.冒A 二gre n G EFCGi 19=17M 0d%_chack 务k13l唱ISEDOJU14 EULi ArCllEd ； P 9Ut I 3aaGBi. cl turner口UGpg 3rtg oet*ng:liO) C3n,M5T;PHizax-jetez- : D ； a 2.

4、a 1.- _ * 32-1： a s 5 - j alwi.3gelk cz negeSge 工已百) if (?r0 CCTc=flOjCST-K5TJaLwaysS IC3T g= u-aiS1匕壬口丄:MM (C5T)30 ： Tf ISHT5-： Sa )312 t II JlBEE,- hl) sz : xf u zatl-J 曲：LlJatriiLbCl) 1rali jrit2 tKSTC-Jl； 913017IS19e-Etfl.) H-3T u 益g如口Dg-S：eUfC-= - C；jl:czat11二 口 ; 2： X Jt a. DL P C ub! 1 Lilf $13q cut-aDCr83：CUI；=l id： esiacaaeenffinaaule五、实验总结(1) 总结 在时钟上升沿到来时，且保证复位信号rst为1,输入数据110011011110可从图中波形看出，检测到二进制序列110时，电路 输出out 1;没有检测到该序列时，电路输出 0。 通过仿真将序列检测器进行了验证，保证结论的准确性，加深对状态机知识的理解。(2) 存在问题。 学习FPGA时，只是利用了课堂时间，课下所花时间较少，没有及 时将理论与实践结合起来，今后注重