厦门理工学院数字电路实验报告八

1、数字逻辑实验报告 实验序号：8 实验项目名称：同步时序电路分析及 74LVC163简单验证 18计科1班 1810716643 郑润泽 专业、班 实验地点 精工1-418 指导 教师 周明 实验时间 2019.11.28 、实验目的及要求 1、验证同步时序电路的工作原理，并加以运用; 2、掌握模拟实验方法及结果分析的能力; 3、理解并能灵活运用课堂上所学的知识; 4、培养学生的自主学习和终身学习的意识，加强其持续学习和适应发展的能力; 、实验设备(环境)及要求 普通微型计算机、EWB(V5.12软件、虚拟门电路 三、实验内容与步骤 1、验证由三个上升沿触发的 D触发器和一个与门组成的同步时序电

2、路功能 (1)学习同步时序电路的工作原理及其作用; (2)根据电路列出三个方程组; 确定所需元器件; 搭建软件所需环境; 打开EWB(V5.12软件并选取实验所需元器件或符号; 连接电路，适当改变部分元器件的参数; 验证同步时序电路的功能并列出转换表; (8) 分析电路的逻辑功能。 2、 验证74LVC161二进制递增计数器的功能 学习74LVC161二进制递增计数器的工作原理及其作用; 确定所需元器件; 搭建软件所需环境; 打开EWB(V5.12软件并选取实验所需元器件或符号; 连接电路，适当改变部分元器件的参数; 验证74LVC161二进制递增计数器的功能并列出功能表。 四、实验结果与数据

3、处理 1、验证由三个上升沿触发的 D触发器和一个与门组成的同步时序电路功能 图1.1电路连接图 由连接图我们可得这是一个与门组合电路和三个上升沿触发的D触发器组成 的同步时序电路，同时也是一个自启动的穆尔型电路。 列出方程组 由于使用D触发器，其特性方程为 d+1=D,因此，可以根据逻辑电路直接列出转 换方程组。 转换方程组 输出方程组 Q0n+1=D0=QnC0n Q叫D=Qn 亠 n+1 f _ n Q =D=Q Z)=Q Zi=Q Z=Q (2)列出转换表 由于该电路的输出 乙、乙、Zo就是各触发器的状态，所以转换表中可不再单 列输出栏。并且电路中没有输入信号，其转换表可以简化为: Q2

4、nQnQn Q2n+1Qn+1Qn+1 0 0 0 0 0 1 0 0 1 0 1 0 0 1 0 1 0 0 0 1 1 1 1 0 1 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 0 0 1 1 1 1 1 0 (3)画出状态图 110 100 图1.2同步时序电路状态图 CP后，总能进入有效状态。若电路能从无效状态经 则这样的能力被称为自校正能力。 由图可见，001、010、100，三个状态形成闭合回路，当电路正常启动时， 其状态总是按照回路中的箭头方向循环变化。这三个状态构成了有效序列，被称 为有效状态，其余的五个则为无效状态。同时我们还可以看出，当电路处于无效 状态时

5、，经过若干时钟脉冲 一定过程自动进入有效状态， 该电路可作为脉冲分配器或节拍脉冲产生器，同时 也可以作为跑马灯电路或者交通灯信号 (4)逻辑功能分析 从状态图我们可以得知， 我们也可以用来进行三位二进制数左移, 控制。 2、验证74LVC16厂进制递增计数器的功能 (1)电路连接图及波形图 D lEJ CLR* VCC CLK RCO 占 QA E QE 1 C 0C D 0E ENP GND ENT L加盯 71163 14 13 Jg LI JL E3 剧D% 1 图2.1 74LVC163二进制递增计数器电路连接图 74LVC163的功能表 当清零信号CLR=0时，同时下一个CP沿作用后，各触发器置为00当CLR=1时, 若LOAD=0,在下一个时钟脉冲上升沿到来后，各触发器的输出状态与预置的输入数据 相同。在当 CLR= LOAD=1时， 则电路处于禁止计数的保持状态。 时间均为0. 若ENP=ENT=，贝U电路处于计数状态；若 ENP ENT=0 RCOt位信号只有在 Q Qb Qc Qd=1111时才为1，其余 五、分析与讨论(心得) D触发器和一个与门组成的同步时序电路功能。由 (1)该实验验证了由两个 这次实验我们可以得知，当一个电路较为复杂难以分析时，我们可列出其真值表、 功能表或转换表，然后画出状态图对其进行逻辑功能分析， 也能促使我