利用EDA技术实现花样彩灯控制器的设计 草案一

1、原创 彩灯控制设计 2009-02-23 09:43 一、引言 EDA技术是在电子CAD技术基础上发展起来的计算机软件系统，是指以计算机为工作平台，融合了应用电子技术、计算机技术、信息处理及智能化技术的最新成果，进行电子产品的自动设计。EDA工具是以计算机的硬件和软件为基本工作平台，集数据库、图形学、图论与拓扑逻辑、计算数学、优化理论等多学科最新成果研制的计算机辅助设计通用软件包。EDA技术是电子设计的发展趋势，利用EDA工具可以代替设计者完成电子系统设计中的大部分工作，EDA工具从数字系统设计的单一领域，发展到今天，应用范围己涉及模拟、微波等多个领域，可以实现各个领域电子系统设计的测试、设计

2、仿真和布局布线等。设计者只要完成对电子系统的功能描述，就可以利用计算机和EDA工具，进行设计处理，最终得到设计结果。从专用集成电路ASIC开发与应用角度看，EDA系统应当包含以下子模块:设计输入子模块、设计数据库子模块、分析验证子模块、综合仿真子模块、布局布线子模块等。二、硬件电路设计1、彩灯控制电路整体设计框图（见图1） 图1、彩灯控制电路图2、功能描述此十六路彩灯控制系统设定有四种花样变化，这四种花样可以进行手动切换，当按第一次开关按钮时，彩灯从右到左逐个闪亮；当按第二次开关按钮时，彩灯从右到左逐两个的点亮，到达最右端后又从左到右逐次点亮，呈现波浪行形；当按第三次开关按钮时，彩灯两边同时亮

3、2个逐次向中间点亮再散开；当按第四次开关按钮时，单号彩灯亮，双号彩灯灭，然后，双号彩灯亮，单号彩灯灭；当按第五次开关按钮时，彩灯回到第一种闪亮状态，如此往复下去。假如想彩灯自动进行4种闪动方式的转换，可以将把已得到的分频后的脉冲信号再进行20分频，然后送入到SK输入端即可。3、分频电路设计频率输出分频器：在本次设计中，输入的时钟信号频率为1MHZ，频率太了，导致周期太小，人眼是无法看到彩灯的闪亮状况，因此我们要对其进行分频。在设计中，我要对所输入的时钟信号进行5*105分频，那么输出信号频率就为2HZ，周期为0.5s，适合观看非常适合观看。对于5*105分频器的设计，我的设计思路是：分别设计出

4、一个5分频的分频器与5个10的分频器，在将它们连接在一起构成一个5*105的分频器。下面就为我设计的5*105的分频器。图2、分频器设计4、内部其他电路 （1）、开关SK控制电路：开关控制电路实际是用来对彩灯闪亮的几种情况进行转换，从而实现一段彩灯能够用多种不同的效果产生，能够更方便的完*们所需要的各种要求。 （2）、彩灯控制器：彩灯控制电路是整个设计的核心，它负责整个设计的输出效果即各种彩灯图案的样式变化。该程序充分地说明了用VHDL设计电路的“弹”性，即可通过改变程序中输出变量OUTY的位数来改变彩灯的数目。STATE进程能进行彩灯的图案控制，改变s的位数即可改变要控制图案的数目，改变输出

5、变量O的组合即可变幻彩灯图案。5、 程序设计（1）、分频器程序设计(仿真波形见图3)a.5分频的分频器程序设计LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY FENPIN5 ISPORT(RST: IN STD_LOGIC;CLK: IN STD_LOGIC;OUTQ:BUFFER STD_LOGIC);END FENPIN5;ARCHITECTURE A OF FENPIN5 ISSIGNAL CNT1,CNT2:INTEG

6、ER:=0;SIGNAL TEMP:STD_LOGIC;BEGINPROCESS(CLK)BEGINIF RST=1 THEN CNT1=0;ELSIF CLKEVENT AND CLK=1THENIF CNT1=4 THEN CNT1=0;ELSE CNT1=CNT1+1;END IF;END IF;END PROCESS;PROCESS(CLK)BEGINIF RST=1 THEN CNT2=0;ELSIF CLKEVENT AND CLK=0THENIF CNT2=4 THEN CNT2=0;ELSE CNT2=CNT2+1;END IF;END IF;END PROCESS;PROCE

7、SS(CNT1,CNT2 )BEGINIF CNT1=0 OR CNT1=1 OR CNT2=1 THEN TEMP=1;ELSE TEMP=0;END IF;END PROCESS;OUTQ=TEMP;END A;b.10分频的分频器程序设计(仿真波形见图4)LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY FENPIN10 ISPORT (RST:IN STD_LOGIC; CLK:IN STD_LOGIC; OUTQ:OUT STD_LOGIC);END;ARCHITECTURE A OF FENPIN10 ISTYPE STATE_TYPE

8、 IS (S0, S1,S2,S3,S4,S5,S6,S7,S8,S9);SIGNAL STATE : STATE_TYPE;SIGNAL Q:STD_LOGIC;BEGINPROCESS (CLK)BEGIN IF RST = 1 THEN STATE STATE = S1;Q STATE = S2;Q STATE = S3;Q STATE = S4;Q STATE = S5;Q STATE = S6;Q STATE = S7;Q STATE = S8;Q STATE = S9;Q STATE = S0;Q STATE=S0;Q=0; END CASE; END IF;END PROCESS

9、;OUTQ=Q;END; （3）、开关SK对状态的转换程序设计LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY KSHEZHI ISPORT( RST:IN STD_LOGIC; SK:IN STD_LOGIC; K:OUT STD_LOGIC_VECTOR(1 DOWNTO 0);END;ARCHITECTURE ONE OF KSHEZHI IS TYPE STATE_TYPE IS (S0, S1,S2,S3); SIGNAL STATE : STATE_TYPE; BEGINPROCESS (RST,SK) BEGIN IF RST=1 T

10、HEN STATESTATE=S1;KSTATE=S2;KSTATE=S3;KSTATE=S0;K STATE=S0;K=00; END CASE; END IF;END PROCESS;END;（4）、彩灯闪亮方式程序设计LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DENGSHAN ISPORT( RST:IN STD_LOGIC; CLK:IN STD_LOGIC; K:IN STD_LOGIC_VECTOR(1 DOWNTO 0); OUTY:OUT STD_LOGIC_VECTOR(15 DOWNTO 0);END;ARCHITECT

11、URE ONE OF DENGSHAN IS TYPE STATE_TYPE IS (S0,S1,S2,S3,S4,S5,S6,S7,S8,S9,S10,S11,S12,S13,S14,S15,S16);SIGNAL STATE : STATE_TYPE; SIGNAL Q:STD_LOGIC_VECTOR(15 DOWNTO 0); BEGINPROCESS (RST,CLK) BEGIN IF RST=1 THEN STATESTATE=S1;QSTATE=S2;QSTATE=S3;QSTATE=S4;QSTATE=S5;QSTATE=S6;QSTATE=S7;QSTATE=S8;QSTA

12、TE=S9;QSTATE=S10;QSTATE=S11;QSTATE=S12;QSTATE=S13;QSTATE=S14;QSTATE=S15;QSTATE=S0;Q STATE=S0;QSTATE=S1;QSTATE=S2;QSTATE=S3;QSTATE=S4;QSTATE=S5;QSTATE=S6;QSTATE=S7;QSTATE=S8;QSTATE=S9;QSTATE=S10;QSTATE=S11;QSTATE=S12;QSTATE=S13;QSTATE=S14;QSTATE=S0;Q STATE=S0;QSTATE=S1;QSTATE=S2;QSTATE=S3;QSTATE=S4;Q

13、STATE=S5;QSTATE=S6;QSTATE=S7;QSTATE=S8;QSTATE=S9;QSTATE=S10;QSTATE=S11;QSTATE=S12;QSTATE=S0;Q STATE=S0;QSTATE=S1;QSTATE=S0;Q STATE=S0;Q=01010; END CASE; END IF; END IF;END PROCESS;OUTY=Q;END;三、仿真波形与调试结果如下由于进行分频后运行得到彷真波形需要花很多时间，并且即便是得到了彷真波形，也很难从彷真波形中看到所出起正确。所以在波形的彷真中，我采用了10分频进行波形彷真时的分频器。如下为彩灯闪亮的4种方式:方式1 方式2方式3方式4图3、5分频器仿真波形图4、10分频器仿真波形四、小结这个课程设计我完成得非常成功。在设计彩灯的控制电路中，设计了四种彩灯的闪动方式，它们分别是从右到做逐个亮；从左到右，然后从