Freescale公司的QorIQ系列处理器P1010学习

1、P1010学习笔记P1010是Freescale公司QorIQ系列通信处理器的一款入门级两核处理器芯 片，具有咼性能、低功耗、性价比咼的特点。QorlQ P1010XORSbcu AccelerHlKnScurBootAcceleralionSyslsm BusP1010内部为e500v2内核，最高主频可达 800MHz, 45nm制程工艺，支持 800Mbps数据率的DDR3 SDRAM或者DDR3L SDRAMS口，核心电源电压为1.0V, 工作温度为0105C,芯片外形尺寸为19mm*19mm , 425-pin, 0.8mm的引脚间 距。1. e500v2 内核：32KB L1指令和数

2、据缓存，256KB L2缓存，双精度浮点运算单元（FPU ；双SATA 1/1控制器，13Gbps,集成PHY支持热插拔；双PCIe 1.0 x1, 2.5G/T （理论上单向峰值带宽为 2.0Gbps/lane,因为接 收和发送是相互独立的，故双向带宽为 4Gbps/lane）,集成SerDes PHY 既可以作为RC又可以作为EP;可配置成2个x1的port，支持单独的INT中断传输。三个10/100/1000Mbps三态以太网控制器，集成MAC,只能配置成RGMII、 SGMII 接口；一个DDR3DDR3L控制器，支持16bit、32bit数据接口，16bit为带ECC 接口，32bi

3、t 不带 ECC 支持 600800Mbps,即 300400MHz时钟频率； DDR3 SDRAMS 1.5V电压供电，DDR3L为1.35V电源供电；两个bank,共 支持8GB容量DDR3颗粒，从64Mbits8Gbits的x8或者x16位宽。专用的保密引擎和boot ；TDM 接口： 接收数据、时钟和帧同步信号，发送数据、时钟和帧同步信号，收、发相 互独立，发送同步、时钟和接收时钟可以配置成输入或者输出。与 E1/T1 帧无缝 对接，最高 128 时隙， 8/16bits 位宽，帧同步、数据可以设置在时钟的上升沿或 者下降沿采样，同步信号可以正向也可设置成负向有效。双CAN BuS控制

4、器；集成SD/MMC/SDIO支持从外部Flash卡中启动；一个USB2.0控制器，集成USB PHY可编程中断控制器 PIC； 可提供多处理器中断管理，负责接收内部和外部中断源，将它们分级并上 报给 cpu。集成Flash控制器IFC;支持 NOR FLASHY NAND FLASH 8/16bit，电源管理控制器 PMC；四通道通用DMA控制器；两条I2C控制器；SPI接口控制器，只支持P1010作为SP主设备；16个GPI或者GPO管脚或者open-drain，可以独立配置；系统定时器，包含周期性中断定时器、RTC软件watchdog定时器和4个通用定时器；双 UART；标准 JTAG；

5、2. 高速接口的配置X6 SerDeS可以配置成PCIe SATA SGMII接口，在上电复位时就确定Table 1-1. Supported high-speed in terface combinations4 lane SerDes2-lane SerDes012301PCI Express 1 xl(2.5)PCI Express 2 k1SGMII 2(1.25)SGMII 3(1 25)SATA 1 (3.0)SATA 2 (3.0)PCI Express 1 xl (5)SGMII 1 (1.25)SGMII 2 (125)SGMII 3 (1.25)SATA 1 (3.0)SA

6、TA 2 3.0OffSGMII 1 (1.25SGMII 2 (1 25)SGMII 3 (1.25)PGI Express 1 x1 (25)PCI Express 2 x1 (2-6)eTSEC支持RGMII和SGMII,由cfgo_port0:1来决定，同时决定的还 有 PCIe和 SATAeTSEC/3 只支持 SGMIloI able 4-u. berues i/u port and protocol selectionFunctional signalReset confurti on nameValue(Binary)2-Lane SerDe$012301IFC AD(13;D

7、efault (11)cfg io port SATA1(3.0)SATA2(3.0)10PCI Express 1 x1leTSEC 1 asSGMIIg)&TSEC2 asSGMII(125)eTSECS asSGMII(125)SATA13.0SATA213.0)11oHeTSEC 1 as SGMII(125)ftTSEC2 as SGMIId 25)bTSEC3 as SGMII(125)PCI Express1 Ki(2.5)PCIPx1(2.5)3. 芯片信号定义DDOTSEC1/1588/DMA/ GPIOIFC/ eSDHC/ JS8 ULPV DMASecDe$2(x2)U

8、S8 PHYMpqo：调MDQ16：23 用 WCCQTMDQSfgMgS_B03MDMQ3VA(O： BA(gMCS_BgMRAS BmcasbMWE BMCKEE MCKMCK_BMOQHO uTSEC1 _TXDOd X 588_AgM_0UTl12TSEC, TXDfi S0 SM PULSE Onil 勺TSECiJDCBiTSEC,RXP(owseeQGN“TSECl RXDiyi586 TPIG N2yGPiqi2TSECLRXD(纳 588上LKJNTSEC1.RXD(W-CIK OUTTSECl_RX_DWDMAaEQ_3(oyGP10U3lTSCLRX.CLSMA DACK

9、.B(oyGPO(MTSECLGTX CUQ2S/GPtO(,SiFCJKDfO：阁IFC ADDQ1 饰SX CLKAJS8 CIK/1FC CS B(2 IFADOWn 7yS0WC CMPVSBJWM DRQ BmIFC ADDAQ刖SOHC DAEOyVSR D(yCUA DACX Bp】 C ADQR(19ySDHC DNnyUSP D(2yDMA DDONL BPIFG2DR2OySDHC_DAT2esa D IFC_ADDRl2iySDHC_DA7l3yUSa_D(4IFC_ADOQ(22ySDHC_WPAJSa_D IFC ADDA2SySOHC CO/US8 D(IFC AD

10、DQ(24yUSa D7IFCJWDIFC-CSLB(O：UIFC_CLE IFC_OE-B IFC WP B IFC_ 口 B_B IFC.BCTL IFC PAR|O/USa STPIFC PAR IFC PE口口 B/USB DIRIFC-CLKtOjifc cuqiyiFC cs atsyuss nxtSO2_TX1:0SD2_TX_B1PSD2.RXU：0SO2 RX Bp.OSD2 REF CLKSD2 REF CLK BSO2 IMP CAL TXSD2MP_CAL_RXSD2 PLL：SD2 PLL TFDVBUSCLMPBIAS REXTUDPUDMP1010EC MDCSP

11、LMOS/GP1O SPLSSgPIQ(7) SPLCLK/yiO|8SPI CS B(OCP1O(9CAN 1 _TXUAnT_SOUTl2yTDM_TX_DAU CAN RMJART SNp/TDM RX DATA CAN2X，UA 口 LSOUT3FTDM_TFS CAN2 RX/UART SH3KTDM RESUART SCUHOUART_SIUMUART.CTS.BIOUAPTTTSHOUART_SC5blUAFHLSWQJAPT_CTS_BhyTDM_TX_CLCGPIQhC)S 口 Q齐 UART RTS .BpyTDILroCCUQGPIOOWRqE心SPA!C1_SCLl)C

12、2_SOA IIC2 SCLnqc IQQ(2/TRGNIRQ(sySRESET yTMP DETECTGPIO(oyiRQeDffWauS/VDVAL GPI0(iyRQ(5yVBnSPWaFAULTaSQCIDM GPI0(2yiRQ(6yCXSTPN_B/MSQCID(q GPIgyiRCWCKSTP 一 OUT_BMSRCID2 gPICWIRQ(8yMCP_B/MSQCID(3GPiq5yiRQeyUDE B/MSGCID(4HRESET_BHRESE2EQBREADYHRC OUT/ASLEEPSYSCLK口 TCUS8PHY CLKBVDD VWEUO11SCAN MODE BD

13、UAOT/ TDW GPIO IRQZMI DUART/ TDMSPV GPIOgpioPIC/USBSyiMmControl Power .I Mngmrt寸 Clocking勺 Q_VSELTCK_21JDI2TOO2111TMS2.TRST B1114SD1 TX3:0l1P1010 4ASD1 TX B3:O1.SOLRXprO)4SD1 RX B3 0l1SO1 REF CLK1SD1 REF CLK B11SD1 IMP CAL TX11SD1 IMP CAL RX111SD1 PLL TPA11SD1 PLL TPD1JTAGSecDesI (x4)配置信号要在HRESET_的上

14、升沿采样，但是普通配置信号与 PLL配置信号 的建立、保持时间要求不一样。大部分复位配置信号都有内部上拉电阻， 有些没 有内部上拉，需要外部上拉电阻。芯片复位过程中，会忽视绝大部分输入信号的状态，但是会将绝大部分 output信号驱动到in active状态。Table 3-2. Reset configuration signalsFunctional inlerfaceFunctional 亦前制 nameCQofiguration nameDefuKIFCIFC_AD0;2cfgL s5 pll0;?JNo defaultIFC_AD|7:&|No defaultIFC_AD3:Scfg

15、 core pll0:2Must be drivenIFC_AD6cfg cor!sped1IFC_AD9:11cfg ilc pt?0c21111IFC AD(15jcfg_rlc_adim11IFC_WE_Bcfg rtc flash mode1IFC_CLEcfg_host_agl(011IFC_OE_BcfgL host at1 1IFC_AD|13：14jctg_io_portsOJ)111IFC_AVD怕 m type1IFC_AD|12)clgLSir(fe refclk11IFC_BCKhCANl_TXcfg baol seq0; 1 111IFC PAR1cfg plat s

16、peed1Functional interfaceIFuniclional signal nameReset configuration nameDefaultEthernet managemeniEC_MDCcfg cpu boot1DU ARTUART_RTS_BO, UART_SOUTI1)cfgfc_ecc0:111System controlHRESET-REQ-Bcfg 5b dis1eTSECITSEG1_TXD0:3cfg romoc0:3Must be drivenTSEC1_TX_E忖cfg_svr1PLL配 置：Table 4-9. CCB clock PLL ratio

17、Funetional signalsR曾呂Et eoinifigurfition nameValue(Binary)CCB Clock : SYSCILK ratioIFC_AD0:2No Defaultcfg_sy5_pll0;0004 :10015 :10106 : 1othersReservedDDR部分PLL的配置：Table 4*10* DDR complex clock PLL ratioFunctiional signalsReset conf igimiration nameValue(Binary)DDR complex : DDRCLK ratioIFC_AD7:8No d

18、efaultcfg_ddr_pllO:1008: 10110 : 1TO12 : 111口 es&rvedCore PLL配置：默认配置core工作频率450MHz,若要v 450MHz，那么信 号IFC_ADDR6要在HRESE时配置成低电平。Table 4-11. e500 core PLL ratiosFunctional signakResel configuralicn nameValue (Binary)core:CCB clock ratioIFC AD3:5No Delaultcfgcore pll0;200Reserved01Reserved01011:10113:2(1.5

19、:11002: 11016:2 (2.5:1)1103: 1111ReservedTable 4-12. Core speedFunctional signalsReset configuration nameValue (Sinary)descriptionIFC_ADDR&Default (1)cfgi_c；o 陌呂 pE&d0Core clock frequency is ll&ss than 450 MHz1Core clock frequency is greater th呂n or equal to 450 MHzBoot ROM启动模式选择:Table 4-13+ Boot RO

20、M locationFundi anal signalsRe&el config uratiioh nameValue 但 infliryjiDes-criptianTSEC1_TXDO：3Jcfg_ramoc0:WooooPCI EKpnMS 110001PCI Express 210010Reserved0011RassrvGdl0100DDR control*0101Reserved!0110SPI0111Reserved1000S-bit NAND-512b page size1001Bbit HAND-2K page eizn1010S-bit NAND-4K page size10

21、11B-bit NOR110016-bit NAND-512b page aize110116-bil NAND-2k page size111016-bit NAND-4k page size1111iB-tA NORNote: 1: Secure boot i& nol supponad on PGIe irn both root-complex and and-poinl modes 2: DDR controller as boot source is not supported in secure boot mode.Secure boot 配置:Table 4-14+ Secure

22、 bootFunctional signalsReset configLiration nameValu$(Binary)DescriptionHRESETREQ_BDfauft(l)cfg_sb_dis0Device configured for trusted mode of operations.1Device contfigured for non-tm&ted mode of operations.Cfg_romoc选择NAND Flash寸，IFC_AD9:11在POR过程中用于选择每个 block 的 page 大小：Table 4-15. IFC pages per block

23、Functional signals：Reset configuration nameValue(Binary)DescriptionIFC_AD9;11cfg_ilc_pb0;2000Reserved0012K page& per block0101K pages per Nock011512 pmgem per blockloo256 pages per Nock10112B pages per Hock11064 pages per black11132 zg&s per blockCfg_romoc选择 NAND Flash时,UART_RTS0 UART_S0UT1在 POR过程 中

24、用于选择ECC使能功能：Table 4-16. IFC ECC enable configurationFunciional signalsReset configuration nameValue(Binary)iDsscriplionLIART_RTSO, UART_SOUT1 Delault11)OO, 01EGC disabled104b corrclion11Bb correclionCfg_romoc选择NOR Flash时，IFC_AD 15在 POR过程中用于选择哪些地址 信号与数据信号复用，在 此过程中ifc_Ad是不能为低电平的：Table 4-17- IFC addres

25、s shift mode configurationFunctional &ignal&Reset configuration!nameValue(Binary)De scrip! ion1FC AD15Defauh(1)cfg_ifc_adm0Reserved1Higher order address bits are multiplexed with data on IFC_AD0-15GSOROfUiia (ADM_SHFT| Mill ba 0x07IFC Flash模式配置：IFC_WE在POR过程中用于选择Flash模式功能:Table 4-18. IFC flash mode c

26、onfigurationFunctional signalsReset configuration nameValue(Binary)DescriptionIIFC WEcfg_ifc_f1ash_modeIJcfg_rocn_loc selected lorNOR Bool: Resen/sdNAND Bool： Bad block indicator i& al pagm 0 and la&t page of each block1制g_romoc selected lorNOR Bool; Normal async NOR FlashNAND Bool： IBad block indic

27、ator 価 al pag白 0 and pag白 1 of each block.PCIe主/从模式配置：IFC_CL罰IFC_OE分别在POR过程中用于配置芯片的PCIeO和PCIe1接口的主从模式：Table 4-19. Host/agent configurationFunctionalcGtifJgurallon nameValue(Binary)MiningIFC.CLEDefault 门cfg_hasi_agto0Device acts as an end point on PCI Express 1 interface1Device acts as a root connpls

28、x on PCI Express 1 interfsacisIFC_QEDefautt(1icfg_host_agtlj0Device acts as an endpoint on PCI Express 2 intrfoe1Osvics acts as 呂oot camplsx on PCI Express 2 intsrface6-Lane SerDeS接口配置：IFC_AD13:14在POR过程中用于6组SerDes差分 信号为PCIe SATA SGMII接口，当SDn_REF_CL不提供时，该Lane将关闭。Table 4-20. SerDes I/O port and protoc

29、ol selectionFunctional signalReset confiurati on nameValue(Binary)4-Lane SerDes2-Lane SerDes012301IFC AD(l3i 14】Default (11)cfg_lc_port SO： 1 00offoffoffoffoffoff01PCI Eitprsss1 XI(2.5)PCI Express 2x1M&TSEC2 as SGMII(1-25eTSEC 3 asSGMII(125)SATAI(3.0)SATA20.0)10PCI Ekprass1 X1(2.5)&TSEC1 asSGMII(1.2

30、5)&TSEC2 as SGMII(125)aTSEC3 as SGMII(125)SATAI(3.0)SATA2(3.0)11off&TS EC1 &宮 SGMIIt0CPU boot hoicfaff mode. The &500 COr& i$ prevented from booting until conftgursd by an external master.1esoo core is allowed io boot without waiting for configuration by an extamal masler.Boot顺序配置：IFC_BCTL CAN1_TX在P

31、OR过程中决定 CPU是从I2C1上的ROM芯片启动还是不从I2C中启动。Table 4-23, Boot sequencer configurationFunctional signalReset ccitfiguratlon nameValue (Binary)MeaningIFC.BCn. CANlTXDstauirii)Gfg_boot_seqCU 00Reserved01Namnal 叱 addressing mode is used. Boot sequencer is enabled and load configuration informalion from a ROM on

32、 nhe l2C 1 interface. A valid ROM must be present.wE k!ended l2C addressing mode i$ used. Boel wquencer i$ enabled and loads oamfiguration informalion from a HOM on the l2Cl interface. A valid ROM must be present.11Boot sequencer is disabled. No 1 叱 ROM is accessed (default-DDR3 SDRAM类型选择配置：IFC_AVD在

33、 POR过程中决定 DDR3 SDRAM勺类Table 424. DDR DRAM typeFundional signalcpnfiguratiQn nameValue(BinaryMeaningIFC_AVDDefauftlcfg_dram_lype0DDR3L1.35 Vh CKE low at reset1DDR31.5 V, CKE low al resetSerDes参考时钟配置：IFC_AD12在 POR过程中决定SerDes参考时钟是100MHz 还是 125MHz。4-lane和2-lane是分开的差分时钟输入，独立的锁相环。若SerDes PL终止, P1010会启动。Se

34、rDes配置成的高速接口会 disable直到HRESE完成。Table 4-25. SerDes reference clock configurationFunctional signalReset configuration! nameValue(Binary MeaningIFC_AD(12 Default (1)cfg_srds_refclk0SerDes expiecls a 125 MHz reference clock Irequency.1SrDas expecls a 100 MHz raffiranca clock Irequancy.Secure引擎是否使用的配置：HR

35、ESET_REQJB POR过程中决定是否用到内 部Secure引擎。Table 4-26. Engineering useFurbCtional signal%confjguiratn nameValue(Binary)MeaningHRESET_REO_B efaull (1)DP1010E ts canflffurad io be a trusted sy&tsm1P1010E ts conltgured lo be a non-truslftd systemP1010版本号配置：TSEC1_TX_E在POR过程中为高，可以读取P1010的版 本号。I able 4-27 system version numberFunctiional signalsReset configuration nameValue(Biinary)MeaningTSEC1_TX_EN Default c(g_3vr0Reserved1For P l 010 this signal should be high during power on reset sequenceCCB( platform clock，内部总线时钟)clock 频率配置：IFC_PAR1在 POR过 程中为高，使CCB时钟频率高于300MHz。Table 4-28. Platform spe