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文档简介

1、 毕设题目：基于FPGA的频率 测量计的设计 n班级：班级： n学生：学生： n学号：学号： 背景介绍 1. FPGA 设计 用软件 根据功能要求直接 定义硬件 克服了单片机程序周期耗时的硬 件限制，有更加快速的信号跟随处理速度 2.同时由于FPGA 模块化设计，设计灵活， 便于大规模集成。 设计目标 1.用FPGA为设计平台，设计一款频率计 0100MHz，标准频率为50MHz 2.采用硬件VHDL描述语言编写， Quartus II 软件编译下载 3.杭州康芯公司FPGA芯片（型号为 CycloneEP3C40Q240） 基本原理 频率：周期性信号在单位时间 (1秒)内变化的次数。 采用直

2、接测频法：闸门时间为 1秒，信号跳变的次数进行计数 F=N/T 整体结构设计 底层模块化设计 分频模块 1 to25000000 计数翻转 当VHDL文本编译成功后， Files Create symbol files for current file 生成对应的实体 模块图，用于顶层设计 调用，混合输入 替代例化步骤 闸门控制器 是计数器 时间闸门打开、计数清 零，锁存器 数据锁存 时序协调分配中枢 计数器 100MHz的测量范围 十进制 计数需要8位 先设计单个10进制数实体 再八个进 行级联 CLK CLR ENA CQ3.0 CO CNT10 inst CLK CLR ENA CQ3.

3、0 CO CNT10 inst2 CLK CLR ENA CQ3.0 CO CNT10 inst3 CLK CLR ENA CQ3.0 CO CNT10 inst4 CLK CLR ENA CQ3.0 CO CNT10 inst5 CLK CLR ENA CQ3.0 CO CNT10 inst6 CLK CLR ENA CQ3.0 CO CNT10 inst7 CLK CLR ENA CQ3.0 CO CNT10 inst8 锁存器 使数据显示更加平稳减少因计 数或清零造成的数据抖动 数据的传送覆盖 4位级联 CLK DIN3.0 QOU3.0 LATCH4 inst17 CLK DIN3.0 QOU3.0 LATCH4 inst18 CLK DIN3.0 QOU3.0 LATCH4 inst19 CLK DIN3.0 QOU3.0 LATCH4 inst20 CLK DIN3.0 QOU3.0 LATCH4 inst21 CLK DIN3.0 QOU3.0 LATCH4 inst22 CLK DIN3.0 QOU3.0 LATCH4 inst23 CLK DIN3.0 QOU3.0 LATCH4 inst24 顶层设计 建立顶层工程 将底层模块

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