最新2.9 组合逻辑电路

1、2.9 组合逻辑电路组合逻辑电路 2.9 组合逻辑电路 目目 录录 概概 念念 加法器及其制作加法器及其制作 地址译码器地址译码器 译码器实验译码器实验 2.9 组合逻辑电路 组合逻辑电路 一个逻辑电路，它在任一时刻的输出状态只与当时的输一个逻辑电路，它在任一时刻的输出状态只与当时的输 入状态有关，而与电路之前的状态无关。入状态有关，而与电路之前的状态无关。 Input XOutput Z 组合电路 2.9 组合逻辑电路 目目 录录 概概 念念 加法器及其制作加法器及其制作 地址译码器地址译码器 译码器实验译码器实验 2.9 组合逻辑电路 加法器 算术运算电路是许多数字设备的核心部件，算术运算

2、术运算电路是许多数字设备的核心部件，算术运 算主要有加、减、乘、除算主要有加、减、乘、除4种模式，其中以加法器为最基种模式，其中以加法器为最基 本的算术运算，其他几种运算都可以用加法器来实现。本的算术运算，其他几种运算都可以用加法器来实现。 加法器 减法器 乘法器 除法器 2.9 组合逻辑电路 加法器 十 进 制 全 加 二 进 制 全 加 十 进 制 半 加 二 进 制 半 加 1 5 + 2 6 1 5 + 2 6 1 1 4 1 13 0 1 + 0 1 0 1 1 0 1 + 0 1 0 10 因为是半加，所以因为是半加，所以 十位运算时，不考十位运算时，不考 虑个位进位。虑个位进位。

3、 因为是半加，所以因为是半加，所以 十位运算时，不考十位运算时，不考 虑个位进位。虑个位进位。 在实际情况中，十进制半加是不存在的，也是不正确的； 二进制半加也只是全加的一个基本运算，二进制半加只适合于最低位相加。 2.9 组合逻辑电路 加法器半加器 只考虑只考虑2个加数个加数A和和B，不考虑低位进位输入。，不考虑低位进位输入。 ABSC 0000 0110 1010 1101 逻辑表达式：逻辑表达式： S= A B = AB + AB CarryCarry： 进位进位 SumSum： 求和求和 低位向本位低位向本位 的进位的进位 Ci = AB 2.9 组合逻辑电路 加法器半加器 逻辑电路图

4、与图形符号逻辑电路图与图形符号 只考虑只考虑2个加数个加数A和和B，不考虑低位进位输入。，不考虑低位进位输入。 A B S C ABSC 0000 0110 1010 1101 逻辑表达式：逻辑表达式： S= A B = AB + AB Ci = AB 2.9 组合逻辑电路 加法器全加器 在半加器的基础上，不仅要考虑两数相加，还要考虑在半加器的基础上，不仅要考虑两数相加，还要考虑 低位向本位的进位。低位向本位的进位。 竖式计算竖式计算 Ci-1 Co CBAS o2o1o CCC 半加器电路组成原理 A B S C 逻辑表达式：逻辑表达式： S= A B = AB + AB Ci = AB A

5、 B A B A B C = AB S= AB + AB 半加器逻辑电路 按照其逻辑表达式画出相应按照其逻辑表达式画出相应 的逻辑电路的逻辑电路 缺点：缺点： 1、使用了、使用了3类芯片，结构复杂，不利于器类芯片，结构复杂，不利于器 件的采购和电路的制作；件的采购和电路的制作； 2、从工程的角度来看，这个方案很不经、从工程的角度来看，这个方案很不经 济，需要进行一体化设计。济，需要进行一体化设计。 是否可以仅用同一类型的门电路来构成呢？是否可以仅用同一类型的门电路来构成呢？ 半加器电路组成原理 A B S C 逻辑表达式：逻辑表达式： S= A B = AB + AB Ci = AB A B

6、A B A B C = AB S= AB + AB 半加器逻辑电路 用同一类型的门电路来构成用同一类型的门电路来构成 半加器的逻辑电路半加器的逻辑电路 对一个变量连续取反两次，则对一个变量连续取反两次，则 相当于还原变量，即相当于还原变量，即A = A = AB A B AB C= AB 半加器电路组成原理 A B S C 逻辑表达式：逻辑表达式： S= A B = AB + AB Ci = AB A B A B A B C = AB S= AB + AB 半加器逻辑电路 用同一类型的门电路来构成用同一类型的门电路来构成 半加器的逻辑电路半加器的逻辑电路 = AB 由摩根定理由摩根定理 A +

7、 B = A B 可以推出：可以推出： = AB AB A B A B S= AB AB 半加器电路组成原理 A B S C 逻辑表达式：逻辑表达式： S = A B =AB + AB Ci = AB 半加器逻辑电路 用同一类型的门电路来构成用同一类型的门电路来构成 半加器的逻辑电路半加器的逻辑电路 = AB = AB AB A B C = AB A B A B S= AB + AB A B A B S= AB AB A B AB C= AB B A 用用7个二输入与非门即可组成一个半加器个二输入与非门即可组成一个半加器 缺点：缺点：“输入变量输入变量”过多，除了输入变量过多，除了输入变量A

8、与与B之外，之外， 还有两个输入变量还有两个输入变量A与与B。 问题提出：问题提出：如果只有输入变量如果只有输入变量A与与B，电路是，电路是 否更加简单？否更加简单？ 解决办法：解决办法： 因为因为AB+AB是最小项，唯有采取是最小项，唯有采取 “配项消项法配项消项法”。 半加器电路组成原理 A B S C 逻辑表达式：逻辑表达式： S= A B = AB + AB Ci = AB 半加器逻辑电路 采用采用“配项消项法配项消项法”减少输减少输 入变量入变量 = AB =AB AB A B A B S= AB AB A B AB C= AB B A S= AB + AB = AB + AA +

9、AB +BB = A(A+B) + B(A+B) = AAB + BAB = AABBAB 无论A为0或1，AA始终为0 = AAB BAB 半加器电路组成原理 A B S C 逻辑表达式：逻辑表达式： S= A B = AB + AB Ci = AB 半加器逻辑电路 采用采用“配项消项法配项消项法”减少输减少输 入变量入变量 = AB A B A B S= AB AB A B AB C= AB B A = AAB BAB AB B A BAB AAB C= AB S = AAB BAB 用用5个二输入与非门即可组成一个半加器个二输入与非门即可组成一个半加器 半加器电路组成原理 半加器图形符号

10、 用5个与非门组成的半加器 AB B A BAB AAB C= AB S = AAB BAB A B S C 半加器逻辑电路图 全加器电路组成原理 Ci-1 Co 全加器逻辑电路图 用用“2个半加器个半加器 + 1个或门个或门”组成一个全加器组成一个全加器 AB B A BAB AAB Co1= AB So = AAB BAB SoCi CiSoCi SoSoCi Co2 = SoCi S1 Co Ci 其中，其中，Ci为来自低位的进位为来自低位的进位 全加器的和全加器的和 S1 = SoSoCi CiSoCi 全加器的进位全加器的进位 Co = Co1 + Co2 全加器电路组成原理 Ci-

11、1 Co 全加器逻辑电路图 用用“2个半加器个半加器 + 1个或门个或门”组成一个全加器组成一个全加器 由摩根定理A +B = A B可知： Co1= AB Co2 = SoCi Co AB B A BAB AAB So = AAB BAB SoCi CiSoCi SoSoCi S1 Ci 经过两次取反还原了经过两次取反还原了 AB SoCi AB SoCi Co SoCi AB Co Co 简化后的全加器逻辑电路简化后的全加器逻辑电路 全加器电路组成原理 AB B A BAB AAB So = AAB BAB SoCi CiSoCi SoSoCi S1 Ci AB SoCi Co 简化后的全

12、加器逻辑电路简化后的全加器逻辑电路 尽管通过化简之后得到了一个方案更加优化的全加器逻辑电路，但还尽管通过化简之后得到了一个方案更加优化的全加器逻辑电路，但还 需要进一步工程化才能用于制作需要进一步工程化才能用于制作PCB电路板，比如，器件的选型、电路的电路板，比如，器件的选型、电路的 布局、布局、PCB的绘制与制作以及实验方案的设计。的绘制与制作以及实验方案的设计。 9个与非门即可组成一个全加器，可使用个与非门即可组成一个全加器，可使用3片二输入四与非门片二输入四与非门74HC00 来实现：来实现： 3个多余的与非门：为了提高电路个多余的与非门：为了提高电路 的抗干扰性能，进行接地处理的抗干扰

13、性能，进行接地处理 2.9 组合逻辑电路 目目 录录 概概 念念 加法器及其制作加法器及其制作 地址译码器地址译码器 译码器实验译码器实验 2.9 组合逻辑电路 Secret 地址译码器 译码器是计算机最常用的逻辑部件之一。它是一个多输译码器是计算机最常用的逻辑部件之一。它是一个多输 入、多输出的组合逻辑电路，作用是对输入代码进行入、多输出的组合逻辑电路，作用是对输入代码进行“翻翻 译译”，使传输通道中相应的一路或多路有信号输出。，使传输通道中相应的一路或多路有信号输出。 0 1 0 0 1 1 1 1 输入输入 译码译码 输出输出 2.9 组合逻辑电路 地址译码器 在半导体存储器中存储的数据

14、以在半导体存储器中存储的数据以“字字”为单位。假设有为单位。假设有N个字，为了个字，为了 寻找这些字，必须给每个寻找这些字，必须给每个“字字”一个唯一的编码，这个编码称为地址，一个唯一的编码，这个编码称为地址， 故有故有N个地址。个地址。 储物柜编号储物柜编号( (“地址地址”) ) 2.9 组合逻辑电路 地址译码器 CPU向存储器输入一个二进制地址，地址译码器就要给向存储器输入一个二进制地址，地址译码器就要给 出一个唯一的选通信号找到相应的字，因此地址译码器有出一个唯一的选通信号找到相应的字，因此地址译码器有N 个选通信号输出。个选通信号输出。 n n位二进制地址输入位二进制地址输入 2 2

15、n n个选通信号输出个选通信号输出 使能输入使能输入 输入输入 译码译码 输出输出 CPU 地址 译码器 地址14 地址1 地址2 地址13 地址9 地址6 地址4 地址5 地址8 地址10 地址12 地址7 地址3 1-2线译码器 AD0D1 010 101 A D0 = A D1 = A 1-2线译码器逻辑图线译码器逻辑图 1-2线译码器功能表线译码器功能表 由于由于1个输入变量个输入变量A仅有仅有1种不同的状种不同的状 态，因而可以译出态，因而可以译出2个输出信号个输出信号D0、D1， 故该图为故该图为1线输入、线输入、2线输出译码器，简线输出译码器，简 称称1线线-2线译码器。线译码器

16、。 进一步推广将得出如下结论：进一步推广将得出如下结论： 2线输入可译码为线输入可译码为4位输出，如位输出，如74HC139； 3线输入可译码为线输入可译码为8位输出，如位输出，如74HC138； 4线输入可译码为线输入可译码为16位输出，如位输出，如74HC154。 下面以下面以74HC138为例重点介绍译码器的原理为例重点介绍译码器的原理 2.9 组合逻辑电路 38线译码器74HC138 74HC138将将3位二进制码转换为位二进制码转换为8位输出信号，这位输出信号，这8位输位输 出信号相对于输入的出信号相对于输入的3位二进制码的位二进制码的8种编码始终只有种编码始终只有1位输位输 出有效

17、出有效(低电平有效低电平有效)。 逻辑电路图逻辑电路图图形符号图形符号 2.9 组合逻辑电路 38线译码器74HC138 74HC138将将3位二进制码转换为位二进制码转换为8位输出信号，这位输出信号，这8位输位输 出信号相对于输入的出信号相对于输入的3位二进制码的位二进制码的8种编码始终只有种编码始终只有1位输位输 出有效出有效(低电平有效低电平有效)。 使能控制端，使能控制端，Ye= E3。可以用于译码器。可以用于译码器 扩展。扩展。 数据输入端，数据输入端，Ye输出输出1时，时，G7G14打开，打开，Y0Y7 正常输出。正常输出。 数据输出端，低电平有效。数据输出端，低电平有效。 2.9

18、 组合逻辑电路 38线译码器74HC138 逻辑表达式逻辑表达式 ABCY0 ABCY 1 ABCY2 ABCY3 ABCY4 ABCY5 ABCY6 ABCY7 2.9 组合逻辑电路 38线译码器74HC138 逻辑表达式逻辑表达式 Ye=E1E2E3。 0 0 1 E1 E2 E3 非门G5 E1 非门G4 E2 与 门 G6 Ye 结论：只有当 分别为0、0和1 时，与门G6的输出Ye才为1。 E1、E2、E3 2.9 组合逻辑电路 38线译码器74HC138 逻辑表达式逻辑表达式 ABC=Y0 当Ye=1时，输出与非门 G7-G14被打开。 A B C 非门G1 A 非门G2 B 与

19、非 门 G7 Y0 非门G3 C 2.9 组合逻辑电路 38线译码器74HC138 1 0100 0100 0 1 CE3E2E1 输入 1100 1100 1100 1100 0100 0100 11 1000 0110 11 11 Y1Y0AB 1100 1101 1111 1110 1111 1101 11111 11111 11111 11111 11111 Y6Y5Y4Y3Y2 11011 01111 11111 10111 11101 11110 1 1 1 1 1 Y7 输出 1 1 0 1 1 1 输出禁能无选通信号输出 输出使能 选通Y0通道 2.9 组合逻辑电路 目目 录录 概概 念念 加法器及其制作加法器及其制作 地址译码器地址译码器 译码器实验译码器实验 2.9 组合逻辑电路 译码实验 连接顺序：连接顺序： 2.9 组合逻辑电路 1 0100 0100 0 1 CE3E2E1 输入 1100 1100