数字电路基础实验4

1、数字电子电路的基础实验实验4计数器及其应用一、实验目的1、掌握用集成触发器构成计数器的方法；2、熟悉中规模集成计数器的功能测试及使用方法；3、 熟练掌握集成计数器芯片利用“清零端”、“置数端”、“进位端” 等构成N进 制计数器的不同方法。二、实验原理计数器是一个用来实现计数功能的时序逻辑器件，它不仅可用来计脉冲数，还常用作 数字系统的定时、分频和执行数字运算及其它特定的逻辑功能。计数器种类很多。按构成 计数器中的各触发器是否使用一个时钟脉冲源来划分，有同步计数器和异步计数器。根据 计数数制的不同，又分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增 减趋势，又分为加法、减法和可逆计数

2、器。还有可预置数和可编程序功能计数器等等。目 前，无论是CMOS还是TTL集成电路，都有品种较齐全的中规模集成计数器。使用者只要 借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。1、用D触发器构成异步二进制加/减计数器图4.38是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T触发器，再由低位触发器的Q端和高一位的CP端相连接。若将图4.38稍加改动，即将低位触发器的 Q 法计数器。2、中规模十进制计数器位的Q-Itn图4.38四位二进制异步加法计数器(|Vdb Do CR BO CO H5 l2 Dr)CC4OI92(74LS1

3、92)CP端相连接，即构成了一个 4位二进制减 Jinn111 Qi Qn Ch CPir Qi Qi V3S l|-2| 3 4f 5|6| 7| S|CPdCR Hu TOI 2 L.-QQ QQ 二二Q丫T图4.39CC40192引脚排列及逻辑符号输入输出CRLDCPuCPdD3D2D1D0Q3Q2Q1Q01XXXXXXX000000XXdcbadcba011XXXX加计数011XXXX减计数加法计数 表4.28十进制计数器CC40192的状态转换表一输入脉冲数0123456789Q30000000011输出Q20000111100Q10011001100Q00101010101减计数C

4、C40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图4.39所示。图中 LD为置数端，CPu为加计数端，CPD为减计数端，C6非同步进位输出端，B0为非同步借位输出端。 D0、D2、D3为计数器输入 端。Qo、Qi、Q2、Q3为数据输出端。 CR为清零端。当清零端 CR为高电平“1”时，计数器清零。CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图4.39所示。图中 LD为置数端，CPu为加计数端，CPd为减计数端，C6非同步进位输出端，BO为非同步借位输出端。D。、Di、D2、D3为计数器输入

5、端。Q。、Qi、Q2、Q3为数据输出端。 CR为清零端。当清零端 CR为高电平“ 1 ” 时，计器直接清零。当 CR为低电平，置数端LD也为低电平时，数据直接从置数端 D。、Di、D2、D3置入计数器。当CR为低电平，LD为高电平时，则执行计数功能。执行加计数时,减计数端CPd接高电平，计数脉冲由 CPu输入；在计数脉冲上升沿进行8421码十进制加法计数。执行减计数时，加计数端CPU接高电平，计数脉冲由减计数端CPD输入。4.27所示。表 4.28为8421码十进CC40192 （同74HC192，二者可互换使用）的功能如表 制加、减计数器的状态转换表。3、计数器的级联使用一个十进制计数器只能

6、表示09十个数，为了扩大计数器范围，常用多个十进制计数器 级联使用。同步计数器往往设有进位（或借位） 输出端，故可选用其进位（或借位）输出信号 驱动下一级计数器。图4.40是由CC40192利Q Qi Qi Qy中 Qj Qt QtCPl CPl-(C.|(ny2(2) jLLLl)u Ll Dz OjPh X 區 |?图4.40CC40192级联电路用进位输出CO控制高一位的CPu端构成的加数级联图。CC40 .图4.41六进制计数器图4.42421进制计数器4、实现任意进制计数(1)用反馈清零法获得任意进制计数器：假定已有N进制计数器，而需要得到一个M进制计数器时，只要 MvN，用清零端C

7、R,使计数器计数到 M时置“0” ,即获得M进制计数器。如图4.41所示为一个由CC40192 十进制计数器接成的 6进制计数器。(2)利用预置数功能获 M进制计数器：图4.42为用三个CC40192组成的421进制计数器。外加的由与非门构成的锁存器可以克服器件计数速度的离散性，保证在反馈置“0”信号作用下计数器可靠置“ 0”。图4.43是一个特殊12进制的计数器电路方案。在数字钟里，对时位的计数序列是1、2、11,12、1、是12进制的，且无0数。如图所示，当计数到 13时，通过与非门产生一个复 位信号，使 CC40192(2)时十位直接置成0000,而CC40192(1)，即时的个位直接置

8、成0001，从而实现了 112计数。CPUCPkr图4.43特殊的12进制计数器三、实验设备与器件1、+ 5V直流电源。2、双踪示波器。3、连续脉冲源。4、单次脉冲源。5、逻辑电平关。6、逻辑电平显示器。7、译码显示器。8、CC4013 X 2( 74HC74) , CC40192 X 3( 74HC192 ), CC4011 ( 74HC00)CC4012 (74HC20 )四、实验内容1、用CC4013或双D触发器74HC74构成4位二进制异步加法计数器。(1) 按图4.38接线，Rd接至逻辑开关输出插口，将低位CPo端接单次脉冲源，输出端Q3、Q2、Q3、Qo接逻辑电平显示输入插口，各S

9、d接高电平“ 1”。(2) 清零后，逐个送入单次脉冲，观察并列表记录Q3Qo状态。(3) 将单次脉冲改为1HZ的连续脉冲，观察 Q3Qo的状态。(4) 将伯z的连续脉冲改为1KHz，用双踪示波器观察 CP、Q3、Q2、Qi、Qo端波形, 描绘之。5)将图4.38电路中的低位触发器的Q端与高一位的CP端相连接，构成减法计数器，按实验内容2), 3), 4)进行实验，观察并列表记录Q3Qo的状态。2、测试CC40192或74HC192同步十进制可逆计数器的逻辑功能：计数脉冲由单脉冲 源提供，清除端 CR、置数端LD、数据输入端 D3、D2、Di、Do分别接逻辑开关，输出端Q Q2、Qi、Qo接实验

10、箱的一个译码显示输入相应插口A、B、C、D ; CO和BO接逻辑电平显示插口。按表 4.27逐项测试并判断该集成块的功能是否正常。、清零：令CR=1 ,其它输入为任意态， 这时Q3Q2QiQo= 0000,译码数字显示为 0。 清零功能完成后，置 CR= 0。(2)、置数：令CR= 0, CPu, CPd任意，数据输入端输入任意一组二进制数，令LD =0,观察计数译码显示输出，预置功能是否完成，此后置LD= 1。(3)、加计数:CR= 0, LD = CPd = 1 , CPu接单次脉冲源。清零后送入10个单次脉冲，观察译码数字显示是否按CPu的上升沿。8421码十进制状态转换表进行；输出状态变化是否发生在(4)、减计数:CR= 0, LD = CPu = 1 , CPd接单次脉冲源。参照3)进行实验。3、 图4.40所示，用两片CC40192组成两位十进制加法计数器，输入1Hz连续计数脉 冲，进行由00 99累加计数，记录之。4、 将两位十进制加