数字预失真关键技术（四）

1、第三章 数字预失真电路设计及实现 第一节 基于fpga电路的预失真电路设计 第二节 预失真器参数的实时提取及实现 第三节 基于asic电路的数字预失真器设计及实现 intersil数字预失真线性化解决方案介绍 pmc-sierra数字预失真线性化解决方案介绍 ti数字预失真线性化解决方案介绍 optichron数字预失真线性化解决方案介绍 1. 2. 3. 44. 第四节 非线性建模及预失真性能快速评估软件介绍 pipeliningoptional muxoutpu ut registersinput r registersoutput dsp模块结构 + +- +- high perform

2、ance dsp operation 18x18 functions at 282 mhz input, output & pipelining registers reduce overall logic usage add/accumulate/subtract signed & unsigned operations dynamically change between add & subtract support complex multiplications -+ j(ai br + arbi) (ar + jai) x (br + jbi) = (ar br aibi) + 4 m

3、ultiplications, 1 addition & 1 subtraction 2 pa i,q out 数字预失真参考设计 dsp blocks i&q mod i,q in address fir ram lut (i & q) (i r 2 +q2)1/2 i = r*sin() q = r*cos() i & q demod r (i2 +q2)1/2 (-1) delay cordic fir arctan(i/q) arctan(i/q) delay (-1) syncnco processor + hardware acceleration 3 cordic算法 hardw

4、are efficient algorithm for computing functions such as: trigonometric hyperbolic logarithmic iterative solution that uses only shifts and adding/subtracting high performance as no multiplications and divisions simple/less hardware required 4 altera cordic dpd解决方案 cordic x_in x_out y_in z_in mode y_

5、out z_out cartesian to polar conversion x_in, y_in = cartesian values, z_in=0, mode = 0 x_out = magnitude, z_out = phase polar to cartesian conversion x_in = magnitude, z_in=phase, y_in=0, mode = 1 x_out, y_out = cartesian values mode selects conversion direction pipelined enabling new inputs to be

6、applied in every clk cycle after initial latency valid outputs will appear on every clk cycle timesharing : on each clk cycle the mode of the cordic can be changed 5 cordic构架 iteration 1iteration n reg quadrant adjust quadrant detect & ip modify add/sub & shift parallel architecture enabling high pe

7、rformance cordic algorithm can only deal with vector rotations of 90 to +90 degrees require additional logic (quadrant blocks) to be able to deal with vectors in any of the four quadrants parameterisable code input vector widths and number of iterations can be changed. 6 vector widths iterationsfmax

8、les required abs no.% of total in 1s10 1616219mhz130012% 3232189mhz460043% cordic实现 les in altera plds each le is suited for implementing the required adders/subtractors. les can dynamically change from operating as an adder to subtractor each le contains a register performance 7 第三章 数字预失真电路设计及实现 第一

9、节 基于fpga电路的预失真电路设计 第二节 预失真器参数的实时提取及实现 第三节 基于asic电路的数字预失真器设计及实现 intersil数字预失真线性化解决方案介绍 pmc-sierra数字预失真线性化解决方案介绍 ti数字预失真线性化解决方案介绍 optichron数字预失真线性化解决方案介绍 1. 2. 3. 44. 第四节 非线性建模及预失真性能快速评估软件介绍 8 2.1)one mipse (dhrystrformanceper s 自适应算法实现预失真器参数的提取 hard core advantages high performance 922tdmi 200 time-t

10、o-market lots of on-chip memory leverage large existing code base 20 100 50 soft core advantages flexibility low cost portable design scalability obsolescence proof 0 fits broad range of altera pld families soft core hard core 9 基于改进型脉动阵列qr-rls自适应算法 x(n),x(n 1),.,x(m 1),x(m) x(n), x(n 1),.,x(m 2), x

11、(m 1) x(n), x(n 1),., x(2), x(1) wm1, wm2,.,w1, w0 y(n), y(n 1),.,y(m +1), y(m) 10 / / / / x(n)in x(n) in = 0 新脉动阵列-三角部分 r00 r01r11 x(2) x(2)/x(2)/ p*m-1 0 0 0 0 0 x(n) x(m-1) x(m) n-m+1 预加阵列 原三角阵列 注意此处是 x(2) x(1) p-1 p=3,m=2的特 例 0 0 0 0 0 x(n-m+1) r55 r44 r02 r03 r04 r05 r12 r13 r14 r15 r22 r23 r24

12、 r25 r33 r34 r35r45 x(2)/x(2)/2 x(1) x(1)/x(1)/ x(1)/x(1)/2 p-1 u0u1u2u3u4u5 y(2)y(m+1) y(m) 0 0 0 0 0 y(n) x(n), in x(n)in x(n)out 初始化 : , x(n)in = 0 x(n)out = x(n), in * x(n)in rin rout rin 初始化 : c = 1 s = 0 r = 0 cout rout = c * rin 1 / 2 * s * rin r = 1 / 2 * c * r + s* * rin sout cout = c sout

13、= s 2 i x(n)in xm 1 (n)out x(n)in 初始化 : x(n)in = 0 xm 1 (n)out = x(n)in i = 0,1,.m 1 初始化 : cin = 1 sin = 0 r = 0 temp = * x 2 + rin r = temp s = rin / temp c = 1 / 2 * r / temp 新阵列的三角阵列和功能函数 11 新脉动阵列-逆向阵列部分 r uin wout2 wout1 uin = 0时，wout1 = wout 2 = 0 wout1 = wout 2 = uin / r wout uin uout r win ui

14、n = 0 win = 0时，uout = 0 uout = uin r *win wout = win 新阵列的逆向阵列结构图和功能函数 12 (uk rkjwj ) 新脉动阵列的记忆项式模型实现 三角阵列qr分解所实现的结果 r00*w0 +r01*w1 +r02*w2 +r03*w3 +r04*w4 +.+r0n *wn =u0 r11*w1 +r12*w2 +r13*w3 +r14*w4 +.+r1n *wn =u1 r22*w2 +r23*w3 +r24*w4 +.+r2n *wn =u2 r33*w3 +r34*w4 +.+r3n *wn =u3 r44*w4 +.+r4n *wn

15、 =u4 rnn*wn =un 逆向阵列实时处理权值的依据 wm1 = k =m2,m3,.0 n j=k+1 1 rkk wk = um1 rm1,m1 13 i altera niosii dpd参数提取解决方案 - i to duc q q qi lut (i & q) table address calc (i2 +q2)1/2 s 100 entries 12 bit wordlength adaptive est. altera megacore ip delay matchingcompare & estimate r i&q demodulator fft loop delay

16、 estimator embedded processor 14 主要实现部分 forward path: i,q multipliers lookup table: dual port memory feedback path nios with custom instructions cordic acceleration multiply acceleration 15 examplealu only alu + intgr mult alu + cmplx mult loop time (us) 11.1900.5600.011 loop clocks 1119561.1 mul cl

17、ocks2533- complex mults per second 89kx 1.8m 50 90.9m loop clocks = number of clocks to execute single iteration mul clocks = number of clocks to execute the mul only 定制指令实例 optional fifo, memory, other logic nios processor integer mult / complex mult hardware accelerator loop time = execution of a

18、single complex multiply 16 . . ddc i/p to dpd 数据流 from pa update lutaddress calculation i1 in q1 qn fft i1 in sn+1=sn-*escale rn+1=rn-*erotate = tan-1 (.) loop delay meas q1 qn cmplx mult delay matching h/w accelerator (.) _ gain programmable logic implementation verror software implementation (nios

19、) 17 input fm mt & rlgain cntr s fft interpolationrrc filter rf 板 全面解决方案 i to ant from ch. card (lvds nco q interpolationrrc filter lut (i & q) r compare & estimate from pa table address calc (i2 +q2)1/2 arctan i delay matching decimation adaptive est. i&q demod loop delay est resampler w/ cdr) stra

20、tix mac block stratix tri-matrix altera megacore ip h/w accelerator rrc filter nco from ant rrc filterresamplerdecimation q to channel card (lvds w/cdr) 18 目标器件 stratix - contains dsp blocks trimatrix ram allows for large lookup tables (multiple dimensions) suitable if up/down converters are also in

21、tegrated cyclone - extensive use of cordic lowest cost 19 参考设计资源利用率估计 5000 les (50% of avail in 1s10) 4 dsp blocks (67% of avail in 1s10) 3 m4k ram blocks (5% of avail in 1s10) 2 m512 ram blocks (2% of avail in 1s10) assumes 18bit wide i/q, 64 deep x 32 bit wide lut. the ref design only contains the

22、 adaptive lookup table algorithm. 20 开发工具 quartus ii robust, stable tool for block-based design includes everything you need to build sopc designs interfaces to all leading 3rd party eda tools sopc builder configures processors, bus architectures, ip and firmware in one simple environment interfaces

23、 to nios, xa family & popular microprocessor families dsp builder works with matlab/simulink to provide an fpga development environment that is ideal for systems engineers works with sopc builder to give a c-based dsp design flow 21 max 7000 device stratix dsp 开发板 nios expansion prototype connector

24、prototyping area d/a converters mictor-type connectors for hp logic analyzers a/d converters analog sma connectors 40-pin connectors for analog devices texas instruments connectors on underside of board 22 第三章 数字预失真电路设计及实现 第一节 基于fpga电路的预失真电路设计 第二节 预失真器参数的实时提取及实现 第三节 基于asic电路的数字预失真器设计及实现 intersil数字预失

25、真线性化解决方案介绍 pmc-sierra数字预失真线性化解决方案介绍 ti数字预失真线性化解决方案介绍 optichron数字预失真线性化解决方案介绍 1. 2. 3. 44. 第四节 非线性建模及预失真性能快速评估软件介绍 23 方案简介 intersil 公司推出的dpd解决方案芯片isl5239的硬件构架 主要由含有查找表的预失真单元、输入/输出格式转换单 元、输入捕获存储器、反馈捕获存储器和外部处理器接口 等部分构成。这些部分可以由寄存器来灵活配置。 isl5239的输入/输出接口能够达到125mhz采样率和20mhz 信号带宽,对于20mhz带宽的信号具备抑止5阶互调失真能 力。

26、24 方案简介 该芯片的核心是一维查找表(lut),片内有2个查找表,一个用于在线查 找,另一个用于备份,通过处理器接口可以随时切换。 芯片带有输入和反馈捕获存储器,16-bit 的外部处理器接口可以对片 内所有的寄存器和存储空间进行操作。借助dsp可以对查找表进行自 适应更新运算,也方便对芯片各部分的配置进行更改以适应不同体制 的设计。 芯片内部的记忆效应和温度效应补偿接口,可以对外部射频pa进行动 态补偿。内置i/q均衡器用于对外部模拟调制电路对i/q的幅度和相位 不均衡失真进行补偿。 25 基于isl5239的预失真系统实现 基于isl5239的闭环wcdma数字中频预失真结构框图 26

27、 基于isl5239的预失真系统器件描述 isl5239配合intersil 公司的数字上变频器和下变频器,可以 构成带有数字预失真wcdma单载波数字中频方案,如上 图 所示。 isl5217 是一个4通道数字上变频器,16-bit 的i/q信号,在系 统中实现qpsk调制,数字滤波和过采样的功能。 isl5416是一个4通道的数字下变频器,在此实现中频变换,数 字滤波和自动增益控制功能,通过isl5416构成闭环控制回 路,借助dsp和isl5239的处理器接口实现自适应表项更新 。 27 寻址模块框图 寻址模块框图 28 寻址 对于基于查找表的数字预失真技术,如何构建查找表和选择 何种寻

28、址方式是决定最终效果的关键问题。 isl5239提供三种寻址方式,如上图所示,分别是线性功率 、 线性幅度和对数功率寻址,isl5239可以任意选择其中的一 种方式。 构建lut表项是依据pa的am-am,am-pm特性,对pa输出非 线性部分提供补偿,再根据将要采用的寻址方式来分配地 址表中i/q的内容。查找表的构建也决定了对输入信号表 现不同的压缩扩展特性。选择何种寻址方式取决于输入信 号的动态范围。 29 对于isl5239,采用线性功率寻址的信号输入范围 为30db,线性幅度寻址的信号输入范围为60db, 如果采用对数功率,信号输入的幅度则可以达到 120db 30 自适应算法的选择

29、由于pa的参数并不是固定的,可能会随着环境温 度、供电电压、输出负载而变化,因此必须采用反 馈原理来随时更新查找表的参数,这就是自适应预 失真技术。采用自适应数字预失真的电路必须是 闭环系统,反馈路径来自pa输出的耦合信号,然后 经过频率变换和a/d变换后送入自适应调节dsp 中,进而更新查找表。 31 isl5239带有一个16-bit并行处理器接口,这 个处理器接口可以将isl5239看作一个外设 存储器。所有的内部寄存器和存储空间都 可以通过这个接口来访问。通过这个简单 的并行接口实现处理器和预失真处理芯片 的互联,对芯片内部的寄存器进行配置和查 找,更新查找表操作。 32 目前,高速a

30、dc和dsp在这一领域逐渐应用, 选择合适的自适应算法以提高收敛速度和 更新精度就成为一个比较关键的问题。基 于一维查找表的数字预失真常用自适应算 法包括：最小均方误差法(mmse)、线性叠 代法和两分法等等。 33 结论 仿真4载波wcdma输入信号,这个信号经过isl5239预失真 处理以后,对于wcdma 4个载波20mhz带宽,acpr有 13db的改善。 由于isl5239具有独特的输入/输出结构,可以和多种上/下 数字变频器相连接,同时支持多种lut寻址方式,芯片内部 带有记忆效应和温度效应补偿接口,内置i/q均衡器。使 isl5239具备较好的灵活性。通过对自适应算法和lut的

31、进一步研究, 改变软件和isl5239的内部设置,就可以适应 不同的射频功率放大器的线性化处理。 34 第三章 数字预失真电路设计及实现 第一节 基于fpga电路的预失真电路设计 第二节 预失真器参数的实时提取及实现 第三节 基于asic电路的数字预失真器设计及实现 intersil数字预失真线性化解决方案介绍 pmc-sierra数字预失真线性化解决方案介绍 ti数字预失真线性化解决方案介绍 optichron数字预失真线性化解决方案介绍 1. 2. 3. 44. 第四节 非线性建模及预失真性能快速评估软件介绍 方案介绍 pmc-sierra公司 的paladin 系列数字处理器。增强型 的

32、paladin架构提供了一些新的特性，简化了wcdma和 cdma2000的3g无线基站的设计。升级后的paladin架 构支持目前最新一代的cdma2000技术1xev-do。 cdma2000 1xev-do在亚洲已被用于无线手机的视频会 议。pmc-sierra的全新paladin架构使oem和模块供应 商建立下一代bts的设想成为可能 。 36 pmc-sierra的第三代paladin架构采用数字预 失真（dpd）技术，与传统的模拟前馈式解决方 案相比提高了超过百分之五十的功率，从而有效 降低了无线载波的运营支出。 37 集成增强型paladin架构的特性 增强型paladin架构使

33、用全新的paladin 10/15版本03 固件。该固件包括对cdma2000 1xev-do以及自动增益 控制（agc）的扩展支持，提高了线性化性能并减少了厂 商的生产成本和时间。同时，固件中还包括可由用户配置 的培训信号，从而不再需要厂商测试设备和额外的用于初 始化paladin 设备补偿参数的电路系统。使用内部生成 信号的另一个优点是能够减少厂商的培训时间。 38 paladin 15 构架图 39 paladin 15的典型应用 paladin 15用于wcdma 基站多载波功放结构图 40 cdma2000 基站多载波功放结构图 paladin 15用于cdma2000 基站多载波功

34、放结构图 41 结论 paladin系列可提高基站收发器的性能与效率并使其需求 更少及更便宜的器件。paladin系列可在基站收发器中 实现dpd pa技术，与前馈方案相比频谱功率的效率可提 高50%以上。通过低功耗低成本数字技术，paladin系 列可以为设备制造商及其客户大幅降低成本。 42 第三章 数字预失真电路设计及实现 第一节 基于fpga电路的预失真电路设计 第二节 预失真器参数的实时提取及实现 第三节 基于asic电路的数字预失真器设计及实现 intersil数字预失真线性化解决方案介绍 pmc-sierra数字预失真线性化解决方案介绍 ti数字预失真线性化解决方案介绍 opti

35、chron数字预失真线性化解决方案介绍 1. 2. 3. 44. 第四节 非线性建模及预失真性能快速评估软件介绍 43 宽带数字预失真硬件实现 ti提供完整的高性能信号链包括：dac5687, cdcm7005, trf3761, ads5444, trf3703， gc5322(预失真芯片). 44 基于gc5322evm的数字预失真系统 45 基于gc5322evm的数字预失真系统评估板 46 典型的doherty功放的配置 和性能结果 峰值功放 输入 主功放 阻抗逆变器 47 48 结论 cfr提高了dpd的性能 使用evm（误差向量幅度）和aclr对cfr进行折中能够 增加额外的效率

36、调制方案的相对比例不同可能会有所不同 evm对ofdm调制也是很有效的 aclr 对3gpp标准调制也是有效的 ofdm相对折中 evmaclr 3gpp 相对折中 evmaclr 效率 efficiencyy 49 与工作在功率回退的功放相比，dpd增加了系统 的复杂度与成本。 dpd能有效的消除cfr的负面影响，使效率得到 提高 成本 evm 效率 dpd相对折中 复杂度 dpd aclr cfr+dpdcfr+dpd 50 第三章 数字预失真电路设计及实现 第一节 基于fpga电路的预失真电路设计 第二节 预失真器参数的实时提取及实现 第三节 基于asic电路的数字预失真器设计及实现 i

37、ntersil数字预失真线性化解决方案介绍 pmc-sierra数字预失真线性化解决方案介绍 ti数字预失真线性化解决方案介绍 optichron数字预失真线性化解决方案介绍 1. 2. 3. 44. 第四节 非线性建模及预失真性能快速评估软件介绍 方案介绍 optichron, inc宣布推出基带至功率放大器（pa）的完全传送信息链 压缩和线性化解决方案dpd-cfr-dev-30开发平台。该平台可以用作多 结构产品的生产参考方案，它允许采用单一而高效的设计，支持 800mhz到3.5ghz的频宽，gsm到wimax以及lte的协议，并支持专用协 议。 单板平台的基础是optichron的o

38、p4400-30数码预失真（dpd）和op500 峰值因数衰减（cfr）ic。协议无关的opp4400 dpd能够将高达30mhz 的信号宽带进行线性调频，并实现5阶命令纠正，它是dpd的最高性能 ，而且不用加载单独的dsp芯片。 52 方案介绍 由于采用了dpd和cfr技术，开发设计人员能够更稳定地完 成传输和反馈回路的设计，从而能够更大限度地提高功率 放大器（pa）的效率，并因此减少系统成本和运营成本。 53 op4400 dpd家族的通用算法可以应用到任何一种pa构造中（包括 ab和doherty级）并无需算法编程或者外部dsp芯片。 作为op4400-30传送线路线性化能力的无缝补充，

39、该公司的op500 cfr ic是一款高质量多用途的信号压缩方案，能够降低因宽带协议 造成的复合信号的峰值平均比（par）。op500 cfr能够提高pa的 效率，设计人员因此可以选择一个更有效的工作点。 54 dpd-cfr-dev-30开发平台目前有4种版本可选，都支持 各种协议： dpd-cfr-dev-30c: gsm, cdma, wcdma, td- scdma, lte dpd-cfr-dev-30d: cdma, wcdma, lte dpd-cfr-dev-30e: wibro, lte dpd-cfr-dev-30f: wimax, lte 55 cfr芯片op5000 的

40、功能 op5000 的主要功能包括能够以逐频道方式配置 的插值选项和6个可编程滤波器，这样不仅能够提 高所选频道的效率，同时还能达到诸如 wcdma 和 hsdpa 等多模式运行的误差矢量振幅 (evm) 要求。 56 峰均比的降低可以使设计人员能够在更有效的范围内控制功率放大器，获得 宝贵的活动空间，从而以更低的成本显著提高系统功率效率。op5000 cfr 的主要规格和功能包括： - 能以高达 125 mhz 的频率运行，可处理多达 20 mhz 的输入信号带宽 - 支持多运营商 gsm、双运营商 wimax 和四个运营商 wcdma 应用 - 适用于射频拉远 (rrh)、用户端设备、基站

41、基础架构和中继站 - wcdma 信号的峰均比降低高达 6 db - 6频道，每个频道均有可编程的误差滤波器 - 与 op4400 dpd 无缝整合 - 16位 cmos 输出轻松连接 dpd - 体积小：14 mm x 14 mm，169引脚 bga 封装 57 dpd芯片op4400 optichron公司的op4400产品采用具有适应性的集成架构 ，其灵活性和设计的方便程度是其它产品无可比拟的。产 品支持16位i/q数据通道，可配置用于包括零中频（zif） 、复合中频（ssb）、实时hi/lo中频实施在内的任何一 种多元复合或实时传输链架构。适应性集成引擎对各类功 率放大器架构和调制方案

42、通用，无需开发软件或固件，也 不需要算法编程。 58 op4400数字预失真系列产品提供两种速度级， 以满足各类线性化带宽需求。op4400-25适宜为 最高25mhz的信号带宽提供五阶补偿，op4400- 50适合为最高50mhz的信号带宽提供补偿。 op4400产品采用352引脚、27mm x 27mm规格 的bga封装，可在零下40摄氏度到85摄氏度的整 个工业温度范围内正常工作。 59 op4400预失真解决方案 60 基于op4400与op5000的dpd硬件实现 61 结论 利用op4400产品，系统设计师在各类协议条件下 设计doherty架构的放大器时，功率效率能达到40 以上

43、。处理wcdma、cdma或wimax信号时 ，在30db范围内，邻信道功率比（acpr）得到 改进；在多运营商gsm环境下，40db以上值域的 无杂散动态范围（sfdr）得到改进。 62 数字预失真侦测接收机实例 63 数字预失真侦测接收机实例 64 数字预失真侦测接收机实例 65 数字预失真侦测接收机实例 66 第三章 数字预失真电路设计及实现 第一节 引言 第二节 基于fpga电路的预失真电路设计 第三节 预失真器参数的实时提取及实现 第四节 基于asic电路的数字预失真器设计及实现 1. 22. 3. 4. intersil数字预失真线性化解决方案介绍 pmc-sierra数字预失真线

44、性化解决方案介绍 ti数字预失真线性化解决方案介绍 optichron数字预失真线性化解决方案介绍 第五节 非线性建模及预失真性能快速评估软件介绍 放/功放/发射机原型测试系统 68 功放建模和线性化自动化解决方案 nbmsmodulated signal downloading signal acquisition model extraction model validation modulated rf signal generator vector signal analyzer rf pa 69 data acquisition module signal download test

45、 setup & dut signal acqusition modeling module time delay estimation & data alignment reverse model forward model nbms流程图 apply a modulated signal to a nonlinear system (device- under-test, dut) such as a power amplifier (pa) or transmitter, and capture the corresponding output signal by the help of

46、 an vector signal analyzer (vsa). model identification model validation digital signal processors devices (e.g. altera/xilinx fpga) system-level-design simulator (e.g. mathworks simulink agilent ads) post-processing module 70 data acquisition module signal download test setup & dut signal acqusition

47、 modeling module time delay estimation & data alignment reverse forward model model model identification model validation nbms流程图 time-delay is first estimated and then used by the time- delay alignment procedure use the aligned input and output signals of the dut to deduce the parameters of either

48、the forward or reverse behavioral model digital signal processors devices (e.g. altera/xilinx fpga) system-level-design simulator (e.g. mathworks simulink agilent ads) post-processing module 71 data acquisition module signal download test setup & dut signal acqusition modeling module time delay esti

49、mation & data alignment reverse forward model model model identification model validation system-level-design digital signal simulator processors devices (e.g. mathworks (e.g. altera/xilinx simulink fpga) agilent ads) post-processing module nbms流程图 in the forward model case, for given input signal,

50、the predicted model output signal is compared to the measured dut output signal. the validation results can be displayed in time-domain, power- domain and spectral domain. moreover, the predistortion and post- distortion functions capable to correct for the dut dynamic nonlinearity can be synthesize

51、d using the reverse model. 72 信号下载和捕获 the interface is divided into two parts: the upper part for data download and the lower part for data acquisition. the signal can be directly downloaded to the vector signal generator (vsg), or distorted by a predistortion subroutine and then downloaded to the vsg. the acquisition subroutine can access the component object model (com) interface of the vsa software to get the equivalent base-band output of the pa and save the data as a txt file in pc. 73 时延估计和调整 the time delay is esti