CPCI总线接口设计论文精品资料

1、BQI总线妾 hH文 论 计nnnn丄地-面.测.试.台.整.体.结.构.I地面.测试台的测-试对-象为某采编存储器测.试台一的-主-要.功.能.包括-向一采.编.存.储一器.提.供-模.拟.信.号.供一其一采.集一，-向.采一编存一储.器一下发一控.制一命-令一，-接.收-采编存储器X发的高速上DS实时数据并进行后续处-m 二 理测-试一台的整体-结构如图丄所示c_-总一线一上一挂一有一3 一个CC板一卡一分一别一为一0接一口卡信源卡1其中，-为处理系统，-接丄卡和-信一源一卡-为-功一能一卡_本一文一将一以一接一口_卡_为-丄要一依一据一来一介绍一如一何一以一a-逻一辑一控一制一来一实一现

2、一c局一部一总线一接口一和高速接口一2L-k高一速一数一据-接-口一实一现一L2-接一口硬一件一电一路一设一计一由一于一趋一肤一效一应一和一介质损一耗一，-高速信号在传一输过一程中一会衰减因此一，-当一传一输一距一离一较一长一时一亠往往一要一使用一电一缆驱动一器和一均衡器来一保证高速数据传输一的准确性一电缆一驱一动-器-将-信-号-旦最-大一功一率-耦-合-到-电-缆一丄丄丄延一长一信-号-的传一输-距一离-亠电一缆一均一衡-器-可-以一对传输的信号进行高频补偿,以至达到标准逻辑电位。本设计中LVGA内部调用一一一个异步时钟控制的缓存FII二08IP核来对接收到的LV0S高速数据进行缓存如图2

3、所示。上位机通过配置PCI9)054的传输计数寄存器将一一一次DMA传输的数据量设置为2kbyte。写FIZO的时钟为18432MH;T ,读FII-O的时钟为36864MHz当FIFO内数据量达到2kbyte时FPGA立即通知上位机启动一一一次DM.A传输1经一计算，一从FI2内读一走E数据大约一耗时一，-在.这.X时.间.段.写.lFI2的.数一据一量.大.约.为1kby，-所以-，-当1D输.结束时-，-内-数据不-足-2kb，-上-位.机-直一到一F0内一数一据.量.再.次.达.到一2kb*时才-会一启.动一下口次.的一输.亠为一丄避一免.I不一能立即一执一行输而导致数据溢出-，-FI

4、2容量要大丄teO本_设一计-丄选择一容量为一4kb的一F0 F，一经一验一证一，一不一会一出一现一溢出一现一象1口nnnn口nnn130局一部-总一线一接一口_实一现一实一现一CC可接一口协一议般一有一两一种一方一法一其一中一种方法一为一:利用一a实现一接口逻辑亠这种方一法虽然一可-以一充一分-利一用一a-的一资一源一亠减一小一成一本一，一但一逻一辑一分一复一杂一，-可一靠一性一不能一得一到一保一证，-且一开一发一周期长一另外一一种一方法一为:采用一专用的接口控一制一芯一片一专一用一接一口一芯_片一功能一强-大亠性一能一稳-定，-设计方便，-很大程一度上一减少丄设计者的丄作一量-，-缩-短一

5、丄开一发-周-期-所_旦，-本_设_计-中一选一择一使一用-45接-口控一制一芯一片-与一配-合一丄作一的一方一式一来实现CC0局部总线接口通信3-亠ERIW一配置在口W O d .环S境丄，一为一有一效管理.多一块.CF-板.丄资.源一，-实.现-多一卡.协.同.丄作-通.过设.置0O/IK置选项-丄的1CR值，-解决一使.用.同.一鉴动.情一况一丄，-多一块一c板-卡.识.别.问.题一-地.面一测-试.台一含.信一源一卡一和-接一丄卡一两一块一功.匕匕 厶冃板卡亠图3-为一接卡-的一01BE一置文件一截U图，-各板卡需要设置不-同一的I-R一图丄红色一选一框一部一分一丄，一丄位一机程一序通

6、一过一识别一不同一的一UGCReV达到控制不-同板卡的一目一的R-eV-为一一个-32数一据一，一规一定一高一作_为-不一同一板一卡-区-分-标-志一，一低一保留一其一中一D31二能一标-识，一区分是否一为一信源卡、接口卡一等功能卡一1D二D2数一量一标-识一，一区一分一当一前一功一能一卡一的一数一量一，一具一体一约一束一如一下表一丄所一示一3-2C-局一部一总一线一实一现一方一法一丄亠2-亠cl9(丄作一模一式选择一995线控制芯片有一3种丄作一模式一，-即一M模式c模式一丄模式一其-中一，-c_模-式一最-为_简-单一亠类一似一丄单一片-机-的一丄作一方-式一它-的一地址一线一和-数一据-

7、线一分-开使一用一亠可一以很方便地控制本地时序O所以本设计中丄作于c模式，一由1f逻辑控制一本地时序一来一完一成.PCI局.部一总.线.丄功.能.板.卡-之.间.的.通.信.3-2-PCI总.线.访一问-本-地.总一线.访.问-方.式一选.择.式.1作.为.丄控一设.备.，-通.过.内.部一的一JD制一器一来.实一现-局一部一总一线一上一数一据一与-c总.线-丄数据的传输在问一方式丄亠丄总线周期的一时-序如图丄所示1当CC_总一线一访问-本-地总线一时一，一PCIJL内一部一的制一器一发一出一LHJO号一来一申一请控制局部总线，-当其收到响应一信号LH(DLD，-才-获一得一局一部一总一线一的

8、_控一制一权-当一A_信一号-有一效一时-，一局一部一总一线一上一的地一址一信一号一为-有一效一地一址一当一号有效一时，一代表一次单周期访问开一启R-为一本地一总一线一的一状一态一反一馈一信一号一只一有一当一其一有一效一时一，-表一示一本一地一总一线一已一经一准一备一好一，-才一可一以一进一行一访一问一当一R-#-为一高一时一亠代一表-单一周-期-访一问一为一写一操一作一亠当一R#一为一低时一亠代表一单周一期一访问为一读-操一作在一本设一计中，-FF通一过识别一地一址一信一号一回来_判-断-具-体一的-操-作一类一型一当一丄位一机一向一接-口_卡一下发-控一制一命一令-时-为一CC总一线到一本

9、一地总一线一的一数一据传输,具体的工作流程为当上位机下发命令时启动一一一次单周期写访问同时下发特疋的写地址LA1FFGA反馈READY#信号并判断到LW/R#信号为高即得知上位机要下发数据便从该特疋地址LA1将命令代码读出进行解码之后将命令下发给采编存储器。当接口卡向上位机传输LVQS高速数据时为本地总线到PCI总线的数据传输具/、体的工作流程为当图1中所示的LVQS数据缓存FIFO内数据量达到2kbyte启动一一一次DM丿A传输即一一一次DMA传输将2kbyte的数据上传给上位机进行实时显示与处理。上位机通过下发特疋地址信号LA2来向FFGA查询FII-O内数据量是否达到2kbyte一一一旦

10、其/、得到缓存FII-O内数据量满足要求的信息立即启动一一一次单周期读访问并向)GA下发数据传输地址LA3FPGA反馈READY#信号并判断到LWR#信号为低便将LVDS数据通过地址LA3上传给上位机4设计验证将信源卡和接口卡分别插到勻匕 冃板上的2号和3号物理槽中1号物理槽为系统槽打开计算机系统一，一安装一驱动之后，一两块一功一匕匕 厶冃板卡一均一能够被识别分别对两块板.卡进行操作.，-均能实现各自的.功匕匕 厶冃且互.不影响-，-说明R2配置正-确一可.行.以.接.口卡-为一例-，-用.jd*监.测.总线一对本-地进-行读写.操作-的实.际一过-程，-图丄和图6 一分别为单一周期读访一问时

11、序截图和一单周期写访一问-截图1如图5所-示一当lFIF0内一数据量达到一2kb时，一信一号一变一高一，一此一时启动一n次一单一周期读访问，-R#为-低一，-通过地一址将数据一J8上一传一给-上_位一机_实一际一时_序一与一第一3_节一介一绍一的一本一地一总一线一向一CC总一线一传一输一数一据一的一理一论一时一序一E致，一对一接收到的一数据文件一进行分一析一，一数据结构完一整-，一数一据-包-计-数一连一续一，一没一有一丢一数一现一象一，一验-证一丄本一设一计一中一本一地一总一线一向一CC总一线一传一输一数一据一的一正一确一性一如-图一6所一示一，-丄位一机一向一心-丄发一控一制一信-号一此时一启一动-厶次一单一周一期一写一访一问一亠I-R#为一高，-通过一地一址100J4获一得命令代一码实际通-信-时-序-与-第-3-丄介_绍一的一CC_总一线一向一本一地一总一线一传一输-数一据-的一理一论一时序-口致-亠且一命一令-下发一正确-亠验证了本设计中CC0总线向本地总线传输数据的丄确性nn匚nnnn5 一总.结.I本设.计-使用P接口控制芯-片简化-丄丄接口的实一现.过.程