半导体行业专业知识-wafer知识

1、精品文档 PlE 0 3M 1. 何谓PIE? PIE的主要工作是什幺？ 答：Process IntegrationEngineer（工艺整合工程师）,主要工作是整合各部门的资源,对 工艺持续进行改善，确保产品的良率（yield ）稳定良好。 2. 200mm，300mm Wafer 代表何意义？ 答：8吋硅片（wafer）直径为200mm ,直径为300mm硅片即12吋. 3. 目前中芯国际现有的三个工厂采用多少mm的硅片（wafer）工艺？未来北京的Fab4（四厂） 采用多少 mm的wafer工艺？ 答：当前13厂为200mm（8英寸）的wafer,工艺水平已达0.13um工艺。未来北京厂

2、工艺 wafer 将使用300mm（12英寸）。 4. 我们为何需要300mm? 答：wafer size 变大，单一 wafer上的芯片数（chip）变多，单位成本降低 200 t300面积增加2.25倍,芯片数目约增加 2.5倍 5. 所谓的0.13 um的工艺能力（tech no logy）代表的是什幺意义？ 答：是指工厂的工艺能力可以达到0.13 um的栅极线宽。当栅极的线宽做的越小时，整个 器件就可以变的越小，工作速度也越快。 6. 从 0.35um-0.25um-0.18um-0.15um-0.13um 的 technology 改变又代表的是什幺意 义？ 答：栅极线的宽（该尺寸的

3、大小代表半导体工艺水平的高低）做的越小时，工艺的难度便相 对提高。从 0.35um - 0.25um - 0.18um- 0.15um - 0.13um 代表着每一个阶段工 艺能力的提升。 7. 一般的硅片（wafer）基材（substrate） 可区分为N,P两种类型（type ）,何谓N, P-type wafer? 答：N-type wafer是指掺杂negative 元素（5价电荷元素，例如：P、As）的硅片，P-type 的 wafer是指掺杂positive 元素（3价电荷元素，例如：B、In）的硅片。 8. 工厂中硅片（wafer）的制造过程可分哪几个工艺过程（module） ？

4、 答：主要有四个部分：DIFF （扩散）、TF（薄膜）、PHOTQ光刻）、ETCH（刻蚀）。其中DIFF 又包括FURNACE炉管）、WET湿 刻）、IMP（离子注入）、RTP（快速热处理）。TF 包括PVD物理气相淀积）、CVD化学气相淀积）、CMP化学机械研磨）。硅片的制造就是依 据客户的要求，不断的在不同工艺过程（module）间重复进行的生产过程，最后再利用电性 的测试，确保产品良好。 9. 一般硅片的制造常以几P几M及光罩层数（mask layer）来代表硅片工艺的时间长短，请 问几P几M及光罩层数（mask layer）代表什幺意义？ 答：几P几M代表硅片的制造有几层的Poly（多

5、晶硅）和几层的metal（金属导线）.一般 0.15um 的逻辑产品为 1P6M（ 1层的Poly和6层的metal）。而 光罩层数（mask layer ）代表硅片的制造必需经过几次的PHOTQ光刻）. 10. Wafer下线的第一道步骤是形成start oxide 和zero layer? 其中start oxide 的目 的是为何？一 答：不希望有机成分的光刻胶直接碰触Si表面。 在laser刻号过程中，亦可避免被产生的粉尘污染。 11. 为何需要 zero layer? 答：芯片的工艺由许多不同层次堆栈而成的，各层次之间以zero layer当做对准的基准。 12. Laser mar

6、k 是什幺用途？ Wafer ID 又代表什幺意义 ? 答：Laser mark 是用来刻 wafer ID, Wafer ID就如同硅片的身份证一样，一个ID代表一 片硅片的身份。 13. 一般硅片的制造(wafer process)过程包含哪些主要部分？ 答：前段(frontend )-元器件(device)的制造过程。 后段(backend)-金属导线的连接及护层(passivation ) 14. 前段(frontend )的工艺大致可区分为那些部份？ 答：STI的形成(定义AA区域及器件间的隔离) 阱区离子注入(well implant )用以调整电性 栅极(poly gate)的形

7、成一 源/漏极(source/drain )的形成 硅化物(salicide)的形成+ 15. STI是什幺的缩写？为何需要STI? 答：STI: Shallow Trench Isolation(浅沟道隔离)，STI可以当做两个组件(device )间 的阻隔，避免两个组件间的短路. 16. AA是哪两个字的缩写？简单说明AA的用途？ 答：Active Area,即有源区，是用来建立晶体管主体的位置所在，在其上形成源、漏和栅 极。两个AA区之间便是以STI来做隔离的。 17. 在STI的刻蚀工艺过程中，要注意哪些工艺参数？ 答：STI etch (刻蚀)的角度； STI etch的深度； S

8、TI etch 后的CD尺寸大小控制。. (CD con trol, CD=critical dime nsion)一 18. 在STI的形成步骤中有一道 liner oxide (线形氧化层)，liner oxide的特性功能为 何？ 答：Liner oxide 为1100C, 120 min高温炉管形成的氧化层，其功能为： 修补进STI etch 造成的基材损伤；9 将STI etch造成的etch 尖角给于圆化(corner rounding)。 19. 一般的阱区离子注入调整电性可分为那三道步骤？功能为何？ 答：阱区离子注入调整是利用离子注入的方法在硅片上形成所需要的组件电子特性，一般

9、包 含下面几道步骤： Well Implant:形成 N,P 阱区； Channel Implant :防止源/漏极间的漏电； Vt Implant :调整Vt (阈值电压)。 20. 般的离子注入层次（Impla nt layer）工艺制造可分为那几道步骤？ 答：一般包含下面几道步骤： 光刻（Photo）及图形的形成；8.3一 离子注入调整； 离子注入完后的 ash （plasma（等离子体）清洗）$ %.- 光刻胶去除（PR strip ） 21. Poly（多晶硅）栅极形成的步骤大致可分为那些？ 答：Gate oxide（栅极氧化层）的沉积； Poly film 的沉积及SiON（在光刻

10、中作为抗反射层的物质）的沉积）； Poly 图形的形成（Photo） ； Poly 及 SiON 的 Etch ； Etch完后的ash（ plasma（等离子体）清洗）及光刻胶去除（PR strip ）； Poly 的 Re-oxidation（二次氧化）。 22. Poly（多晶硅）栅极的刻蚀（etch）要注意哪些地方？ 答：Poly的CD（尺寸大小控制； 避免Gate oxie 被蚀刻掉，造成基材（substrate ）受损. 23. 何谓Gate oxide （栅极氧化层）? 答：用来当器件的介电层，利用不同厚度的gate oxide ,可调节栅极电压对不同器件进行 开关 24. 源/

11、漏极（source/drain）的形成步骤可分为那些 ？ 答：LDD的离子注入（Implant ）； Spacer的形成； N+/P+IMP高浓度源/漏极（S/D）注入及快速热处理（RTA： Rapid ThermalAnneal）。一 25. LDD是什幺的缩写？用途为何？x 答：LDD: Lightly Doped Drain. LDD是使用较低浓度的源/漏极，以防止组件产生热载子 效应的一项工艺。 26. 何谓Hot carrier effect （热载流子效应）? 答：在线寛小于0.5um以下时，因为源/漏极间的高浓度所产生的高电场，导致载流子在移动 时被加速产生热载子效应，此热载子效

12、应会对 gate oxide 造成破坏，造成组件损伤。 27. 何谓Spacer? Spacer蚀刻时要注意哪些地方？ 答：在栅极（Poly）的两旁用dielectric （介电质）形成的侧壁，主要由 Ox/SiN/Ox组成。 蚀刻spacer时要注意其CD大小，profile（ 剖面轮廓），及remain oxide（ 残留氧化层的厚 度） 28. Spacer的主要功能？ 答:使高浓度的源/漏极与栅极间产生一段LDD区域； 作为Con tact Etch时栅极的保护层。 一 29. 为何在离子注入后，需要热处理（Thermal Anneal）的工艺？ 答：为恢复经离子注入后造成的芯片表面损

13、伤； 使注入离子扩散至适当的深度；一 使注入离子移动到适当的晶格位置。 30. SAB是什幺的缩写？目的为何？ 答：SAB Salicide block, 用于保护硅片表面，在 RPO （Resist Protect Oxide）的 保护下硅片不与其它 Ti, Co形成硅化物（salicide） 31. 简单说明SAB工艺的流层中要注意哪些 ？ 答：SAB光刻后（photo ），刻蚀后（etch）的图案（特别是小块区域）。要确定有完整的 包覆（block ）住必需被包覆（block ）的地方。 remain oxide （残留氧化层的厚度）。 32. 何谓硅化物（salicide）? 答：Si

14、与Ti或Co形成TiSix 或CoSix, 一般来说是用来降低接触电阻值（ Rs, Rc）。 33. 硅化物（salicide）的形成步骤主要可分为哪些? 答：Co（或Ti）+TiN的沉积； 第一次RTA（快速热处理）来形成 Salicide。 将未反应的Co（Ti）以化学酸去除。 第二次RTA （用来形成Ti的晶相转化，降低其阻值）。 34. MOS器件的主要特性是什幺？ 答：它主要是通过栅极电压（Vg）来控制源，漏极（S/D）之间电流，实现其开关特性。 35. 我们一般用哪些参数来评价device的特性？ 答：主要有 Idsat、Ioff、Vt、Vbk（breakdown）、Rs、Rc;

15、一般要求 Idsat、Vbk （breakdown） 值尽量大，Ioff 、Rc尽量小，Vt、Rs尽量接近设计值. 36. 什幺是Idsat?Idsat代表什幺意义？ 答：饱和电流。也就是在栅压（Vg） 一定时，源/漏（Source/Drain） 之间流动的最大电流.一 37. 在工艺制作过程中哪些工艺可以影响到Idsat? 答：Poly CD（多晶硅尺寸）、Gate oxide Thk（ 栅氧化层厚度）、AA（有源区）宽度、Vt imp. 条件、LDD imp.条件、N+/P+ imp. 条件。 38. 什幺是Vt? Vt代表什幺意义？ 答：阈值电压（Threshold Voltage ），

16、就是产生强反转所需的最小电压。当栅极电压VgVt 时，MOS处于关的状态，而 Vg=Vt时，源/漏之间便产生导电沟道，MOS处于开的状态。$ 39. 在工艺制作过程中哪些工艺可以影响到Vt? 答：Poly CD、Gate oxide Thk.（栅氧化层厚度）、AA（有源区）宽度及Vt imp.条件。 40. 什幺是Ioff? Ioff小有什幺好处 答：关态电流，Vg=0时的源、漏级之间的电流，一般要求此电流值越小越好。Ioff越小,表 示栅极的控制能力愈好，可以避免不必要的漏电流（省电）。 41. 什幺是 device breakdown voltage? 答：指崩溃电压（击穿电压），在 Vg

17、=Vs=0时，Vd所能承受的最大电压，当Vd大于此电 压时，源、漏之间形成导电沟道而不受栅压的影响。在器件越做越小的情况下，这种情形会 将会越来越严重。 42. 何谓ILD? IMD?其目的为何？ 答：ILD : In ter Layer Dielectric,是用来做 device 与第一层 metal 的隔离 （isolation ），而 IMD： Inter Metal Dielectric ，是用来做 metal 与 metal 的隔离 （isolation ）.要注意ILD及IMD在CMP后的厚度控制。 43. 一般介电层ILD的形成由那些层次组成？ 答：SiON层沉积（用来避免上层

18、 B,P渗入器件）； BPSG （掺有硼、磷的硅玻璃）层沉积； PETEOS（等离子体增强正硅酸乙脂）层沉积； 最后再经ILD Oxide CMP（SiO2的化学机械研磨）来做平坦化。 44. 一般介电层IMD的形成由那些层次组成？ 答：SRO层沉积（用来避免上层的氟离子往下渗入器件）；7 HDP-FSG （掺有氟离子的硅玻璃）层沉积 ； PE-FSG （等离子体增强，掺有氟离子的硅玻璃）层沉积； 使用FSG的目的是用来降低 dielectric k 值，减低金属层间的寄生电容。 最后再经IMD Oxide CMP（SiO2的化学机械研磨）来做平坦化。 45. 简单说明Contact（CT）的

19、形成步骤有那些？ 答：Con tact是指器件与金属线连接部分，分布在poly、AA上。 Con tact 的 Photo （光刻）； Con tact 的 Etch 及光刻胶去除（ash & PR strip） ； Glue layer（粘合层）的沉积； CVD W （钨）的沉积 W-CMP。+_ 46. Glue layer（粘合层）的沉积所处的位置、成分、薄膜沉积方法是什幺？ 答：因为 W较难附着在 Salicide 上,所以必须先沉积只 Glue layer 再沉积 W Glue layer 是为了增强粘合性而加入的一层。主要在 salicide 与 W（CT）、W（VIA）与metal 之间，其成分为Ti和TiN,分别采用P