《半导体集成电路》考试题目及参考答案

1、第一部分 考试试题 第 0 章 绪论 1. 什么叫半导体集成电路？ 2. 按照半导体集成电路的集成度来分，分为哪些类型，请同时写出它们对应的英文缩写？ 3. 按照器件类型分，半导体集成电路分为哪几类？ 4. 按电路功能或信号类型分，半导体集成电路分为哪几类 ？ 5. 什么是特征尺寸？它对集成电路工艺有何影响 ？ 6. 名词解释：集成度、 wafer size 、die size 、摩尔定律？ 第 1 章 集成电路的基本制造工艺 1. 四层三结的结构的双极型晶体管中隐埋层的作用？ 2. 在制作晶体管的时候，衬底材料电阻率的选取对器件有何影响？。 3. 简单叙述一下pn结隔离的NPNS体管的光刻步

2、骤？ 4. 简述硅栅p阱CMOS勺光刻步骤？ 5. 以p阱CMO工艺为基础的BiCMOS勺有哪些不足？ 6. 以N阱CMO工艺为基础的BiCMOS勺有哪些优缺点？并请提出改进方法。 7请画出NPN晶体管的版图，并且标注各层掺杂区域类型。 8.请画出CMO反相器的版图，并标注各层掺杂类型和输入输出端子 第 2 章 集成电路中的晶体管及其寄生效应 1. 简述集成双极晶体管的有源寄生效应在其各工作区能否忽略？。 2. 什么是集成双极晶体管的无源寄生效应？ 3. 什么是MO霸体管的有源寄生效应？ 4. 什么是MOS晶体管的闩锁效应，其对晶体管有什么影响 ？ 5. 消除“ Latch-up ”效应的方法

3、？ 6. 如何解决MOSM牛的场区寄生MOSFE效应？ 7. 如何解决MOSM牛中的寄生双极晶体管效应？ 第 3 章 集成电路中的无源元牛 1. 双极性集成电路中最常用的电阻器和 MOS!成电路中常用的电阻都有哪些？ 2. 集成电路中常用的电容有哪些。 3. 为什么基区薄层电阻需要修正。 4. 为什么新的工艺中要用铜布线取代铝布线。 5. 运用基区扩散电阻，设计一个方块电阻200欧，阻值为1K的电阻，已知耗散功率为 20W/C m2，该电阻上的压降为5V,设计此电阻。 第4章TTL电路 1. 名词解释 电压传输特性 开门/ 关门电平 逻辑摆幅 过渡区宽度 输入短路电流 输入漏电流 静态功耗 瞬

4、态延迟时间 瞬态存储时间 瞬态上升时间 瞬态下降时间 瞬时导通时间 2. 分析四管标准 TTL 与非门（稳态时）各管的工作状态？ 3. 在四管标准与非门中， 那个管子会对瞬态特性影响最大， 并分析原因以及带来那些困难 4. 两管与非门有哪些缺点， 四管及五管与非门的结构相对于两管与非门在那些地方做了改 善，并分析改善部分是如何工作的。四管和五管与非门对静态和动态有那些方面的改进。 5. 相对于五管与非门六管与非门的结构在那些部分作了改善，分析改进部分是如何工作 的。 6. 画出四管和六管单元与非门传输特性曲线。 并说明为什么有源泄放回路改善了传输特性 的矩形性。 7. 四管与非门中，如果高电平

5、过低，低电平过高，分析其原因，如与改善方法，请说出你 的想法。 8. 为什么TTL与非门不能直接并联？ 9. OC门在结构上作了什么改进，它为什么不会出现 TTL与非门并联的问题。 第5章MOS反相器 1请给出NMO晶体管的阈值电压公式，并解释各项的物理含义及其对阈值大小的影响 （即 各项在不同情况下是提高阈值还是降低阈值）o 2. 什么是器件的亚阈值特性，对器件有什么影响？ 3. MOS晶体管的短沟道效应是指什么，其对晶体管有什么影响？ 4. 请以PMO晶体管为例解释什么是衬偏效应，并解释其对PMO晶体管阈值电压和漏源电 流的影响。 5. 什么是沟道长度调制效应，对器件有什么影响？ 6. 为

6、什么MOSI体管会存在饱和区和非饱和区之分（不考虑沟道调制效应）？ 7. 请画出晶体管的Id Vds特性曲线，指出饱和区和非饱和区的工作条件及各自的电流方程 （忽略沟道长度调制效应和短沟道效应） 。 8. 给出E/R反相器的电路结构，分析其工作原理及传输特性，并计算VTC曲线上的临界电 压值。 9. 考虑下面的反相器设计问题：给定 Vk=5V, K=30uA/V2，VTo=1V 设计一个VoL=0.2V的电阻负载反相器电路，并确定满足VOl条件时的晶体管的宽长比（W/L） 和负载电阻R的阻值。 10. 考虑一个电阻负载反相器电路：Vd=5V, Kn=20uA/V2，Vto=O.8V，R_=20

7、0K，W/L=2 计算VTC曲线上的临界电压值（VOl、Voh、Vl、Vh ）及电路的噪声容限，并评价该直流反相 器的设计质量。 11. 设计一个VOl=O.6V的电阻负载反相器，增强型驱动晶体管VTo=1V, VdD=5V 1）求 VIL 和 VIH 2）求噪声容限Vnm和VNmh 12. 采用MOSFE作为nMOS反相器的负载器件有哪些优点？ 13增强型负载nMO販相器有哪两种电路结构？简述其优缺点。 14.以饱和增强型负载反相器为例分析 E/E反相器的工作原理及传输特性。 15试比较将nMOS E /E反相器的负载管改为耗尽型nMOSFE后，传输特性有哪些改善？ 16.耗尽型负载nMO販

8、相器相比于增强型负载nMO販相器有哪些好处？ 17有一 nMOS E /D反相器，若VTe=2V, Vtd=-2V，心/Knd=25, Vdd=2V,求此反相器的高、低 输出逻辑电平是多少？ 18. 什么是CMO电路？简述CMO反相器的工作原理及特点。 19. 根据CMO反相器的传输特性曲线计算 Vl和Vh。 20. 求解CMO反相器的逻辑阈值，并说明它与哪些因素有关？ 21. 为什么的PMO尺寸通常比NMOS勺尺寸大？ 22 考虑一个具有如下参数的 CMO反相器电路： VDD=3.3V V TN=0.6V V TP=-0.7V K N =2 00uA/V 2 K p=80uA/V2 计算电路

9、的噪声容限。 23. 采用0.35um工艺的CMO反相器，相关参数如下：VdD=3.3V NMOSVtn=0.6V 卩 nCOx =60uA/V2 (W/L) n=8 PMOS Vtp=-0.7V卩 pCOx =25uA/V2 (W/L) p=12 求电路的噪声容限及逻辑阈值。 24. 设计一个CMO反相器， “MO： VTn=0.6V 卩 nCOx=60uA/V2 PMOS VTp=-0.7V卩 pCOx=25uA/V2 电源电压为 3.3V， LN=LP=0.8um 1) 求 VM=1.4V 时的 WN/WP。 2) 此CMO販相器制作工艺允许 Vtn、p的值在标称值有正负15%勺变化，假

10、定其他参数 仍为标称值，求Vm的上下限。 25. 举例说明什么是有比反相器和无比反相器。 26以CMO反相器为例，说明什么是静态功耗和动态功耗。 27.在图中标注出上升时间tr、下降时间tf、导通延迟时间、截止延迟时间，给出延迟时 间tpd的定义。若希望tr=tf，求WW。 t 第6章CMOS静态逻辑门 1. 画出F=A B的CMO组合逻辑门电路。 2. 用CMO组合逻辑实现全加器电路。 3. 计算图示或非门的驱动能力。为保证最坏工作条件下，各逻辑门的驱动能力与标准反相 器的特性相同，N管与P管的尺寸应如何选取？ F 4. 画出F=ab+cd的CMO组合逻辑门电路，并计算该复合逻辑门的驱动能力

11、 5 简述CMO静态逻辑门功耗的构成。 6. 降低电路的功耗有哪些方法? 7. 比较当FO=1时，下列两种8输入的AND门，那种组合逻辑速度更快? 3/1 1 2 第7章传输门逻辑 一、填空 1 写出传输门电路主要的三种类型和他们的缺点： (1) ，缺点：； (2) ，缺点：; (3) ，缺点：。 2传输门逻辑电路的振幅会由于 减小，信号的 也较复杂，在多段接续 时，一般要插入o 3. 一般的说，传输门逻辑电路适合 逻辑的电路。比如常用的和 、解答题 1 分析下面传输门电路的逻辑功能，并说明方块标明的MOS管的作用。 2. 根据下面的电路回答问题： 分析电路，说明电路的B区域完成的是什么功能，

12、设计该部分电路是为了解决 NMO传输 门电路的什么问题？ 3假定反向器在理想的Vd/2时转换，忽略沟道长度调制和寄生效应，根据下面的传输门 电路原理图回答问题。 （1）电路的功能是什么？ （2）说明电路的静态功耗是否为零，并解释原因。 4. 分析比较下面 2种电路结构， 说明图 1 的工作原理， 介绍它和图 2所示电路的相同点和 不同点。 图1 图 2 5根据下面的电路回答问题。 已知电路B点的输入电压为2.5V，C点的输入电压为0V。当A点的输入电压如图a时，画 出X点和OUT点的波形，并以此说明NMOS口 PMO传输门的特点。 A点的输入波形 6 写出逻辑表达式C=A B的真值表，并根据真

13、值表画出基于传输门的电路原理图。 7. 相同的电路结构， 输入信号不同时， 构成不同的逻辑功能。 以下电路在不同的输入下可 以完成不同的逻辑功能，写出它们的真值表，判断实现的逻辑功能。 8. 分析下面的电路，根据真值表，判断电路实现的逻辑功能。 第8章动态逻辑电路 一、填空 1 .对于一般的动态逻辑电路，逻辑部分由输出低电平的 网组成，输出信号与电 源之间插入了栅控制极为时钟信号的,逻辑网与地之间插入了栅控制极为时钟信 号的。 2. 对于一个级联的多米诺逻辑电路，在评估阶段：对 PDN网只允许有跳变，对PUN 网只允许有 跳变，PDN与 PDN相连或PUN与 PUN相连时中间应接入 。 二、解

14、答题 1. 分析电路，已知静态反向器的预充电时间，赋值时间和传输延迟都为T/2。 说明当输入产生一个0-1转换时会发生什么问题？当1-0转换时会如何？如果这样， 描述会发生什么并在电路的某处插入一个反向器修正这个问题。 2. 从逻辑功能，电路规模，速度3方面分析下面2电路的相同点和不同点。从而说明 CMOS! 态组合逻辑电路的特点。 图A图B 3. 分析下面的电路，指出它完成的逻辑功能，说明它和一般动态组合逻辑电路的不同，说明 其特点。 4. 分析下面的电路，指出它完成的逻辑功能，说明它和一般动态组合逻辑电路的不同 析它的工作原理。 5. 简述动态组合逻辑电路中存在的常见的三种问题，以及他们产

15、生的原因和解决的方法。 6. 分析下列电路的工作原理，画出输出端 OUT勺波形。 7. 结合下面电路，说明动态组合逻辑电路的工作原理。 第9章触发器 1. 用图说明 如何给SR锁存器加时钟控制。 2. 用图说明 如何把SR锁存器连接成 D锁存器，并且给出 所画D锁存器的真值表 3. 画出用与非门表示的SR触发器的MOST级电路图 4. 画出用或非门表示的SR触发器的MOST级电路图 5仔细观察下面RS触发器的版图，判断它是或非门实现还是与非门实现 6.仔细观察下面RS触发器的版图，判断它是或非门实现还是与非门实现 7.下图给出的是一个最简单的动态锁存器，判断它是否有阈值损失现象，若有，说明阈值

16、 损失的种类，给出两种解决方案并且阐述两种方案的优缺点，若没有，写出真值表。 CLK 丄 I I2 8. 下图给出的是一个最简单的动态锁存器，判断它是否有阈值损失现象，若有，说明阈值 损失的种类，给出两种解决方案并且阐述两种方案的优缺点，若没有，写出真值表。 CLK DQ CLK 9. 下图给出的是一个最简单的动态锁存器，判断它是否有阈值损失现象，若有，说明阈值 损失的种类，给出两种解决方案并且阐述两种方案的优缺点，若没有，写出真值表。 10. 解释下面的电路的工作过程 画出真值表。（提示 注意图中的两个反相器尺寸是不同 的） CLK 11. 解释下面的电路的工作过程 画出真值表 CLK 12

17、. 解释静态存储和动态存储的区别和优缺点比较。 13. 阐述静态存储和动态存储的不同的的存储方法。 14. 观察下面的图，说明这个存储单元的存储方式，存储的机理 _ r.i k CLK 15. 观察下面的图，说明这个存储单元的存储方式，存储的机理 CLK 16. 说明锁存器和触发器的区别并画图说明 17. 说明电平灵敏和边沿触发的区别，并画图说明 18. 建立时间 19. 维持时间 20. 延迟时间 21. 连接下面两个锁存器使它们构成主从触发器，并画出所连的主从触发器的输入输出波 CLK CLK 形图 22. 简述下时钟重叠的起因所在 23. 下图所示的是两相时钟发生器，根据时钟信号把下面四

18、点的的波形图画出 24. 反相器的阈值一般可以通过什么进行调节 25. 施密特触发器的特点 26. 说明下面电路的工作原理，解释它怎么实现的施密特触发 27. 画出下面施密特触发器的示意版图 28. 同宽长比的PMOS口 NMO谁的阈值要大一些 第10章逻辑功能部件 1、根据多路开关真值表画出其组合逻辑结构的 CMO电路图 2、根据多路开关真值表画出其传输门结构的 CMO电路图。 3、计算下列多路开关中P管和N管尺寸的比例关系。 4、根据下列电路图写出 SUM和Co的逻辑关系式，并根据输 入波形画出其SUM和Co的输出波形。 K K0 Y 1 1 D0 1 0 D 0 1 0 0 D3 K1

19、K0 Y 1 1 D0 1 0 D1 0 1 D2 00D3 5、计算下列逐位进位加法器的延迟，并指出如何减小加法器 的延迟 6画出传输门结构全加器的电路图，已知下图中的P=A B。.1 7、试分析下列桶型移位器各种sh输入下的输出情况。 8、试分析下列对数移位器各种sh输入下的输出情况 第11章存储器 填空 1. 可以把一个4Mb的SRAM设计成Hirose90 由32块组成的结构，每一块含有128Kb,由 1024行和 列的阵列构成。行地址（ X）、列地址（Y）、和块地址（Z）分别 为、位宽。 2 .对一个512X 512的NOR MOS假设平均有50%勺输出是低电平，有一已设计电路的静

20、态电流大约等于0.21mA（输出电压为1.5V时），则总静态功耗为 ，就从计算得到的功耗看，这个电路设计的 “好”或“差”）。 3. 一般的，存储器由 、和三部分组成 4. 半导体存储器按功能可分为： 和;非挥发存储器有 和 、解答题 1 确定图1中ROM中存放地址0, 1, 2和3处和数据值。并以字线 WL0为例，说明原理。 图 1 一个 4X 4 的 OR ROM 2. 画一个2X 2的MOS O魁ROM1单元阵列，要求地址0, 1中存储的数据值分别为 01和 00。并简述工作原理。 3. 确定图2中ROM中存放地址0, 1, 2和3处的数据值。并简述工作原理。 图 2 一个 4X4 的

21、NOR ROM 4. 画一个2X 2的MOS NO型 ROM单元阵列，要求地址0, 1中存储的数据值分别为01和 01。并简述工作原理。 5. 如图3为一个4X 4的NOR ROM假设此电路采用标准的 0.25卩m CMOS：艺实现,确定 PMO上拉器件尺寸使最坏的情况下 VOl值不会高于1.5V(电源电压为2.5V)。这相当于字线 摆为 1V。NMO尺寸取(W/L)=4/2。 图 3 一个 4X4 的 NOR ROM 6. 确定图4中ROM中存放地址0, 1, 2和3处和数据值。并简述工作原理。 图 4 一个 4X4 的 NAND ROM 7. 画一个2X 2的MOS NAN型ROM单元阵列

22、，要求地址0, 1中存储的数据值分别为10 和 10。并简述工作原理。 8. 预充电虽然在NOR RO中工作得很好，但它应用到 NAND RO时却会出现某些严重的问 题。请解释这是为什么？ 9. sram , flash?memory，及 dram 的区别？ 10. 给出单管DRAM勺原理图。并按图中已给出的波形画出 X波形和BL波形，并大致标出 电压值。 11. 试问单管DRAM单元的读出是不是破坏性的？怎样补充这一不足？（选作）有什么办法 提高 refresh?time ？ 12. 给出三管DRAM的原理图。并按图中已给出的波形画出 X和BL1波形，并大致标出电压 值。（选作）试问有什么办

23、法提高 refresh?time ？ 13. 对 仃DRAM假设位线电容为1pF,位线预充电电压为1.25V。在存储数据为1和0时 单元电容Cs（50fF ）上的电压分别等于1.9V和0V。这相当于电荷传递速率为4.8%。求读 操作期间位线上的电压摆幅。 14. 给出一管单元DRA啲原理图，并给出版图 15以下两图属于同类型存储器单元。试回答以下问题: (1) :它们两个都是哪一种类型存储器单元？分别是什么类型的？ (2) ：这两种存储单元有什么区别？分别简述工作原理。 16画出六管单元的SRAW体管级原理图。并简述其原理。 第12章 模拟集成电路基础 1. 如图1.1所示的电路，画出跨导对

24、Vds的函数曲线。 图1.1 2. 如图1.3所示，假设 vth0 = 0.6V,=0.4V12,而2 f =0.7V。如果VX从 到。变化，画 出漏电流的曲线。 图1.3 3. 保持所有其他参数不变，对于L=L1和L=2L1,画出MOSFE的| D随VDS变化的特性 曲线。 4. 什么叫做亚阈值导电效应？并简单画出log | d-Vgs特性曲线。 5. 画出图1.7中M的g和g随偏置电流I 1的变化草图。 mmb 图1.7 6. 假设图1.9中的M被偏置到饱和区，计算电路的小信号电压增益。 图1.9 7 比较工作在线性区和饱和区的 皿0前负载时的共源级的输出特性。 8在图1.10 (a)所示

25、的源跟随器电路中，已知 W L ,=20/0.5 , I 1=200 A，vth0=O.6V, 2=0.7V, C =50 A/V2 和 =0.4V12。 Fn 匕 x (a) 计算Vin価时的Vout。 (b) 如果I 1用图1.10 (b)中的M来实现，求出维持M工作在饱和区时 W L 2的最小值。 图 1.10( a)图 1.10( b) 9如图1.11所示，晶体管M得到输入电压的变化 V,并按比例传送电流至50的传输 线上。在图1.11 (a)中，传输线的另一端接一个 50的电阻；在图1.11 (b)中，传输 线的另一端接一个共栅极。假设0。计算在低频情况下，两种接法的增益 乂兰。 V

26、in 图 1.11 (a) 图 1.11 (b) 10 什么是差动信号？简单举例说明利用差动信号的优势。 11 在图1.12所示的电路中，M管的宽度是M的两倍。计算Vi 1和/.2的偏置值相等时 in1in 2 的小信号增益。 图 1.12 12. 图1.13电路中，用一个电阻而不是电流源来提供1mA勺尾电流。已知：W/L仁= 2 25/0.5，VtH=.6V，n Cox=50 A/V，0，V DD =3Vo (a) 如果Rss上的压降保持在0.5V，则输入共模电压应为多少？ (b) 计算差模增益等于5时rd的值。 图 1.13 13. 在图1.14 (a)中，假设所有的晶体管都相同，画出当V

27、x从一个大的正值下降时|X和 Vb的草图。 图 1.14 (a) 14 .在图1.15中，如果所有的管子都工作在饱和区，忽略沟道长度调制，求M的漏电流。 16. 假设图1.16中所有的晶体管都工作在饱和区，且W L 3= W L 4，0，求| out的 表达式。 图 1.15 图 1.16 17. 简要叙述与温度无关的带隙基准电压源电路的基本原理。 18. 图11.17中，电路被设计成额定增益为10,即1+ R1 R2=10。要求增益误差为1%, 确定a的最小值。 图 1.17 第13章A/D、D/A变换器 1. 简单给出D/A变换器的基本原理 2. 给出DAC勺主要技术指标及含义。 3. 试

28、比较几种常用的DAC勺优缺点。 4 .一个D/A变换器有10V的满量程输出，且分辨率小于 40mV问此D/A变换器至少需要 多少位？ 5. 在图2.1中所示的T型D/A变换器中，设N= 8, y ref 图 2.1 6. 画出一个简单的用传输门实现的电压定标的3位 DAC。 7. D/A变换器的设计原则应从几个方面权衡。 8. 简单给出 A/D 变换器的基本原理。 9. 给出ADC勺主要技术指标及含义。 10. 试比较几中常用A/D变换器的优缺点，并指出它们在原理上各有何特点。 11. 一个4位逐次逼近型A/D变换器，若满量程电压为5V,请画出输入电压为2.8V时的 判决图。 第二部分 参考答

29、案 第 0 章 绪论 1. 通过一系列的加工工艺，将晶体管，二极管等有源器件和电阻，电容等无源元件，按一 定电路互连。集成在一块半导体基片上。封装在一个外壳内，执行特定的电路或系统功能。 2. 小规模集成电路（SSI）,中规模集成电路（MSI）,大规模集成电路（VSI）,超大规模集 成电路（VLSI）,特大规模集成电路（ULSI）,巨大规模集成电路（GSI） 3. 双极型（BJT）集成电路，单极型（MOS集成电路，Bi-CMOS型集成电路。 近 4. 数字集成电路，模拟集成电路，数模混合集成电路。 5. 集成电路中半导体器件的最小尺寸如 MOSFE的最小沟道长度。是衡量集成电路加工和设 计水平

30、的重要标志。它的减小使得芯片集成度的直接提高。 6. 名词解释： 集成度：一个芯片上容纳的晶体管的数目 wafer size :指包含成千上百个芯片的大圆硅片的直径 die size :指没有封装的单个集成电路 摩尔定律：集成电路的芯片的集成度三年每三年提四倍而加工尺寸缩小,2倍。 第1章集成电路的基本制造工艺 1. 减小集电极串联电阻，减小寄生 PNP管的影响 2. 电阻率过大将增大集电极串联电阻，扩大饱和压降，若过小耐压低，结电容增大，且外 延时下推大 3. 第一次光刻：N+隐埋层扩散孔光刻 第二次光刻：P隔离扩散孔光刻 第三次光刻：P型基区扩散孔光刻 第四次光刻：N+发射区扩散孔光刻 第

31、五次光刻：引线孔光刻 第六次光刻：反刻铝 4. P阱光刻，光刻有源区，光刻多晶硅，P+区光刻，N+区光刻，光刻接触孔，光刻铝线 5. NPN晶体管电流增益小，集电极串联电阻大，NPNt的C极只能接固定电位 6. 首先NPN具有较薄的基区，提高了其性能：N阱使得NPN管C极与衬底断开，可根据电 路需要接任意电位。缺点：集电极串联电阻还是太大，影响其双极器件的驱动能力。改进 方法在N阱里加隐埋层，使NPN管的集电极电阻减小。提高器件的抗闩锁效应。 7. 回和D 8. 第2章 集成电路中的晶体管及其寄生效应 1. PNP管为四层三结晶体管的寄生晶体管，当 NPN晶体管工作在正向工作区时，即 NPN的

32、 发射极正偏，集电极反偏，那么寄生晶体管的发射极反偏所以它就截止，对电路没有影响。 当NPN处于反向工作区时，寄生管子工作在正向工作区，它的影响不能忽略。当NPNX作 在饱和区时寄生晶体管也工作在正向工作区，它减小了集电极电流，使反向 NPN的发射极 电流作为无用电流流向衬底。此时寄生效应也不能忽略 2. 在实际的集成晶体管中存在着点和存储效应和从晶体管有效基区晶体管要引出端之间的 欧姆体电阻，他们会对晶体管的工作产生影响。 3. MOS晶体管的有源寄生效应是指 MOSI成电路中存在的一些不希望的寄生双极晶体管、 场区寄生MOSt和寄生PNPN（闩锁效应），这些效应对MOS器件的工作稳定性产生

33、极大的 影响。 4. 在单阱工艺的MOS器牛中（P阱为例），由于NMO管源与衬底组成PN结，而PMO管的 源与衬底也构成一个PN结，两个PN吉串联组成PNPN吉构，即两个寄生三极管（NPN和PNP）, 一旦有因素使得寄生三极管有一个微弱导通，两者的正反馈使得电流积聚增加，产生自锁 现象。 影响：产生自锁后，如果电源能提供足够大的电流，则由于电流过大，电路将被烧毁。 5. 版图设计时：为减小寄生电阻 Rs和Rw版图设计时采用双阱工艺、多增加电源和地接 触孔数目，加粗电源线和地线，对接触进行合理规划布局，减小有害的电位梯度； 工艺设计时：降低寄生三极管的电流放大倍数：以 N阱CMO为例，为降低两晶

34、体管的放大 倍数，有效提高抗自锁的能力，注意扩散浓度的控制。为减小寄生PNP1的寄生电阻Rs, 可在高浓度硅上外延低浓度硅作为衬底，抑制自锁效应。工艺上采用深阱扩散增加基区宽 度可以有效降低寄生NPN的放大倍数； 具体应用时：使用时尽量避免各种串扰的引入，注意输出电流不易过大。 6. 在第二次光刻生成有源区时，进行场氧生长前进行场区离子注入，提高寄生MOSFE的 阈值电压，使其不易开启；增加场氧生长厚度，使寄生 MOSFE的阈值电压绝对值升高，不 容易开启。 7. （1）增大基区宽度：由工艺决定； （2）使衬底可靠接地或电源。 第 3 章 集成电路中的无源元件 1. 双极性集成电路中最常用的电

35、阻器是基区扩散电阻 MOS 集成电路中常用的电阻有多 晶硅电阻和用MOST形成的电阻 2. 反偏PN结电容和MOS!容器 3. 基区薄层电阻扩散完成后，还有多道高温处理工序，所以杂质会进一步往里边推，同时 表面的硅会进一步氧化。形成管子后，实际电阻比原来要高，所以需要修正。 4. 长时间较的电流流过铝条，会产生铝的电迁移的现象，结果是连线的一端生晶须，另一 端则产生空洞，严重时甚至会断裂。 5. r（L/W）=R=1K L/W=5 I=V/R=1mA P=（I*I*r）/（WL）公式变形 W=6.32 注意：这里各单位间的关系，宽度是微米时，要求电流为毫安，功率的单位也要化成相应 的微米单位。

36、 第4章TTL电路 1. 名词解释 电压传输特性：指电路的输出电压 VO随输入电压Vi变化而变化的性质或关系（可用曲线 表示，与晶体管电压传输特性相似） 。 开门/关门电平：开门电平 VIHmin-为保证输出为额定低电平时的最小输入高电平 （VON）; 关门电平VILmax-为保证输出为额定高电平时的最大输入低电平 （VOFF）。 逻辑摆幅：-输出电平的最大变化区间，VL=VOH-VOL 过渡区宽度：输出不确定区域（非静态区域）宽度，VW=VIHmi n-VILmax 输入短路电流 IIL- 指电路被测输入端接地， 而其它输入端开路时， 流过接地输入端的电流。 输入漏电流（拉电流，高电平输入电

37、流，输入交叉漏电流） IIH- 指电路被测输入端接高电 平，而其它输入端接地时，流过接高电平输入端的电流。 静态功耗 - 指某稳定状态下消耗的功率， 是电源电压与电源电流之乘积。 电路有两个稳态， 则有导通功耗和截止功耗，电路静态功耗取两者平均值，称为平均静态功耗。 瞬态延迟时间td-从输入电压Vi上跳到输出电压Vo开始下降的时间间隔。Delay-延迟。 瞬态下降时间tf-输出电压Vo从高电平VOHF降到低电平VOL的时间间隔。Fall-下降。 瞬态存储时间ts-从输入电压Vi下跳到输出电压Vo开始上升的时间间隔。Storage-存 储。 瞬态上升时间tr-输出电压Vo从低电平VOL上升到高电

38、平VOH勺时间间隔。Rise-上升。 瞬态导通延迟时间tPHL-（实用电路）从输入电压上升沿中点到输出电压下降沿中点所 需要的时间。 2. 当输入端的信号，有任何一个低电平时： Q1饱和区Q2截至区Q3饱和区Q4截至区 当输入端的信号全部为高电平时： Q1反向区Q2饱和区Q3饱和区Q4饱和区 3. Q5 管影响最大，他不但影响截至时间，还影响导通时间。 当输出从低电平向高电平转化时，要求Q5快速退出饱和区，此时如果再导通时IB5 越大，则保和深度约大，时间就越长 当输出从高电平向低电平转化时，希望 Q5快速的存储的电荷放完，此时要求IB5尽 可能的大。 设计时， IB5 的矛盾带来了很大的困难

39、。 4. 两管与非门： 输出高电平低，瞬时特性差。 四管与非门：输出采用图腾柱结构 Q3-D ，由于 D 是多子器件，他会使 Tplh 明显 下降。D还起到了点评位移作用，提高了输出电平。 五管与非门：达林顿结构作为输出级，Q4也起到点评位移作用，达林顿电流增益大， 输出电阻小，提高电路速度和高电平负载能力。 四管和五管在瞬态中都是通过大电流减少 Tplh. 静态中提高了负载能力和输出电平。 5. 六管单元用有源泄放回路RB-RC-Q6弋替了 R3 由于RB的存在，使Q6比Q5晚导通，所以Q2发射基的电流全部流入 Q5的基极，是他 们几乎同时导通，改善了传输特性的矩形性，提高了抗干扰能力。当

40、Q5饱和后Q6将会替 它分流，限制了 Q5的饱和度提高了电路速度。 在截至时Q6只能通过电阻复合掉存储电荷，Q6比Q5晚截至，所以Q5快速退出饱和区。 6. 由于六 电阻对 Q5的基极电流有分流作用，四管单元此时是由于Q2进入饱和区而Q5还未进入饱和区BC 段是所对应的传输特性曲线。所以说改善了传输特性的矩形性。 7. 输出高电平偏低：VCE3和R5上的电压过大，可以通过减小 VCE3和IC3来实现。 输出高电平偏高：VCE51的电压偏高，可以通过增加IB5来增大Q5饱和度。 8. 当电路直接并联后，所有高电平的输出电流全部灌入输出低电平的管子，可能会使输出 低电平的管子烧坏。并会使数出低电平

41、抬高，容易造成逻辑混乱。 9. 去掉TTL门的高电平的驱动级，oc门输出端用导线连接起来，接到一个公共的上拉电 阻上，实施线与，此时就不会出此案大电流灌入，Q5不会使输出低电平上升造成逻辑混乱。 第5章MOS反相器 Vt = MS -2 QB COX QssQi COXCOX 其中: MS为了消除半导体和金属的功函数差，金属电极相对于半导体所需要加的外 加电压，一般情况下，金属功函数值比半导体的小，MS 一般为负。 2 F是开始出现强反型时半导体表面所需的表面势，也就是跨在空间电荷区上 的电压降。对于NMO数值为正 仝 是为了支撑半导体表面出现强反型所需要的体电荷所需要的外加电压 COX 于N

42、MO数值为正 d 是为了把绝缘层中正电荷发出的电力线全部吸引到金属电极一侧所需加的 Cox 外加电压，对于绝缘层中的正电荷，需要加负电压才能其拉到平带，一般为负。 虫是为了调节阈值电压而注入的电荷产生的影响，对于NMOS注入 COX P型杂质，为正值。 2.答：器件的亚阈值特性是指在分析 MOSFE时，当VgsvVth时MOS器件仍然有一个弱的 反型层存在，漏源电流Id并非是无限小，而是与Vgs呈现指数关系，这种效应称作亚阈值 效应。 影响：亚阈值导电会导致较大的功率损耗，在大型电路中，如内存中，其信息能量 损耗可能使存储信息改变，使电路不能正常工作。 3.答： 短沟道效应是指：当MOS晶体管

43、的沟道长度变短到可以与源漏的耗尽层宽度相 比拟时，发生短沟道效应，栅下耗尽区电荷不再完全受栅控制，其中有一部分受源、漏控 制，产生耗尽区电荷共享，并且随着沟道长度的减小，受栅控制的耗尽区电荷不断减少的 现象 影响： 由于受栅控制的耗尽区电荷不断减少，只需要较少的栅电荷就可以达到反 型，使阈值电压降低；沟道变短使得器件很容易发生载流子速度饱和效应。 4. 答：对于PMOS晶体管，通常情况下衬底和源极都接最高电位，衬底偏压Vbs=O,此时 不存在衬偏效应。而当 PMOS中因各种应用使得源端电位达不到最高电位时，衬底偏压 VbsO,源与衬底的PN结反偏，耗尽层电荷增加，要维持原来的导电水平，必须使阈

44、值电 压（绝对值）提高，即产生衬偏效应。 影响：使得PMOS阈值电压向负方向变大，在同样的栅源电压和漏源电压下其漏源电 流减小。 5. 答：MO晶体管存在速度饱和效应。器件工作时，当漏源电压增大时，实际的反型层沟 道长度逐渐减小，即沟道长度是漏源电压的函数，这一效应称为“沟道长度调制效应” 。 影响：当漏源电压增加时，速度饱和点在从漏端向源端移动，使得漏源电流随漏源电 压增加而增加，即饱和区 D和S之间电流源非理想。 6. 答：晶体管开通后，其漏源电流随着漏源电压而变化。当漏源电压很小时，随着漏源电 压的值的增大，沟道内电场强度增加，电流随之增大，呈现非饱和特性；而当漏源电压超 过一定值时，由

45、于载流子速度饱和（短沟道）或者沟道夹断（长沟道） ，其漏源电流基本不 随漏源电压发生变化，产生饱和特性。 7. 答： I Vds 非饱和区: 条件：0Vds V gs-Vth 方程： IdsCoxKVgs Vth Ms2Vds L2 饱和区: 条件： 0 V gs -Vth ut+ Vto， M进入线性工作区。在更大的输入电压下，输出电压继续下降， M仍处于线性模式。传输特性曲线如图示： 1)Vnut =VL 叭=7甘叭：I/T呦 叭二叭（S Kj/n-01A-aaA） -pN/L+o丄八口叭三叭 畀 A2/L qo A (01 A A): N1 = 严 A2/L a(01 AA)刿出 I n

46、 d/CAaA)=n d/(inoAaA)=a R=(VDD-V out )/R L I M=1/2 K N (VGS - V T0) 2 =1/2 K N (Vin - V T0) 2 IRr,对Vn微分，得： -1/R L(dVout/dVin)= K N (Vin - V T0) dVout /dVin =-1 Vl二Vn=VTo+1/KNR_ 此时 V0ut=VDD-1/2K nR- 4) Vn二Vh 时,Mi : VGS=Vin =VIH VDS=Vout . VD SVGslVtl M l始终饱和导通 Vout= Vo= V DLV TL Vn = V DD 时，V)ut =VoL

47、 M : VGs=Vn =V)D VDS=Viut=VoL 二 Vdsi L =g ml(VDD - V TL)/2g mi 为使 Vol 0,要求 gm gmi Vdd-V 传输特性曲线如图示: Vd 当sh4为低电平时， B3B2B1B（传输的信号为 J A3A2A1A0 当sh4为高电平时， B3B2B1B（传输的信号为 寸 * 第11章存储器 一、填空 1. 可以把一个4Mb的SRAM设计成Hirose90由32块组成的结构，每一块含有 128Kb,由 1024行和列的阵列构成。行地址（X）、列地址（Y）、和块地址（Z）分别 为、位宽。 答案：128, 10, 7, 5。 128Kb=

48、 128 X 1024b, 2 X=1024, 2Y=128, 2Z=32,=X=10, Y=7, Z=5。 2 .对一个512X 512的NOR MOS假设平均有50%勺输出是低电平，有一已设计电路的静 态电流大约等于0.21mA（输出电压为1.5V时），则总静态功耗为 ，就从计算得到的功耗看，这个电路设计的 “好”或“差”）。 答案：0.14W,差 总静态功耗为(512/2) X 0.21mAX 2.5V=0.14W,这样的功耗在集成电路设计中与期望相差甚 远，所以这个电路设计不好。 3. 一般的，存储器由 、和三部分组成。 答案：存储阵列；地址译码器(行和列地址译码器)；读写电路 4.

49、半导体存储器按功能可分为： 和;非挥发存储器有 、 和; 答案：RAM , ROM EPROM EPROM, FLASH 二、解答题 1. 确定图1中ROM中存放地址0, 1, 2和3处和数据值。并以字线 WL0为例，说明原理。 图 1 一个 4X 4 的 OR ROM 答案： (0): 0100; (1): 1001; (2): 0101; (3): 0000; 工作原理：此电路工作时，四条字线只允许其中一条有效为高电平。以WL0为例，WL0 有效，即其为高电平时，由于字线WL0与位线BL0之间不存在任何实际的连接，所以 BL0的值为低电平而与 WL0的值无关。再看位线BL1，因为与BL1相

50、连的NMO管已 处于导通状态，所以位线 BL1被上拉为VdVe结果在位线BL1上形成了一个1。位线 BL2和 BL3与 BL0相同。 2. 画一个2X 2的MOS O魁ROM单元阵列，要求地址0, 1中存储的数据值分别为 01和 00。并简述工作原理 5L0BL1 DD Pull-down loads BL roi BL 1 答案：一个2 X 2 的 MOS OR 型ROM单元阵 列如下图： 工作原理：此电路工作时，两条字线只允许其中一条有效为高电平。以 WL0为例，WL0 有效，即为高电平时，由于字线WL0与位线BL0之间不存在任何实际的连接，所以BL0 的值为低电平而与 WL0的值无关。再

51、看位线 BL1，因为与BL1相连的NMO管已处于 导通状态，所以位线BL1被上拉为VDD-VTn，结果在位线BL1上形成了一个1。 3. 确定图2中ROM中存放地址0，1, 2和3处的数据值。并简述工作原理。 图 2 一个 4X4 的 NOR ROM Answer: (0) 1011;(1) 0110; (2) 1010; (0) 1111; 工作原理：此电路工作要求把位线通过电阻接到电源电压上，或者说输出的默认值 必须是1。因此，在WL和BL之间没有晶体管意味着存放1。0单元通过在位线和地之间连 接一个MOSS件来实现。在字线上加一高电平使该器件导通，从而把位线下位至GND 4. 画一个2X

52、 2的MOS NO型 ROM单元阵列，要求地址0, 1中存储的数据值分别为01和 01。并简述工作原理。 Answer: 一个2X2的MOS NO型 ROM单元阵列如下图： 工作原理：此电路工作要求把位线通过电阻接到电源电压上，或者说输出的默认值必 须是1。因此，在 WLffi BL之间没有晶体管意味着存放1。0单元通过在位线和地之间连接 一个MOS器件来实现。在字线上加一高电平使该器件导通，从而把位线下位至GND 5. 如图3为一个4X 4的NOR ROM假设此电路采用标准的 0.25卩m CMOS：艺实现,确定 IVLO WLA WLZ PMO上拉器件尺寸使最坏的情况下 VOl值不会高于1

53、.5V(电源电压为2.5V)。这相当于字线 摆为IV。NMO尺寸取(W/L)=4/2 图 3 一个 4X4 的 NOR ROM 答案：PMOS和NMO在以上的偏置条件下速度达到饱和,由此可以确定 对Vdd=2.5V, Vol=1.5V求解，得到PMOS/ NMO的尺寸比为2.62,即所求的PMO器件的尺 寸(W/L)p=5.24. 6. 确定图4中ROM中存放地址0, 1, 2和3处和数据值。并简述工作原理 图 4 一个 4X4 的 NAND ROM 答案：(0) 0100;(1) 1001; (2) 0101; (0) 0000; 工作原理：此电路的一个基本特性是在下拉链中的所有晶体管都必须

54、全部导通才能产 生一个低电平值。 字线必须以负逻辑模式工作。 字线默认为高电平 1，被选中行的字线置 0， 因此未被选中行的晶体管都导通。如果行线和字线的交叉处不存在任何晶体管，由于串联 链上所有其它的晶体管都被选上，所以输出被下拉，因此该处存储的值是0。反之，如果 交叉处存在一晶体管，当相关的字线被置于低电平时这个晶体管不导通，这会导致输出高 电平，相当于读取 1。 7. 画一个2X 2的MOS NAN型 ROM单元阵列，要求地址0, 1中存储的数据值分别为10 和 10。并简述工作原理。 答案： 一个 2X 2 的 NAND ROM 工作原理：此电路的一个基本特性是在下拉链中的所有晶体管都

55、必须全部导通才能产 生一个低电平值。字线必须以负逻辑模式工作。 字线默认为高电平 1，被选中行的字线置 0， 因此未被选中行的晶体管都导通。如果行线和字线的交叉处不存在任何晶体管，由于串联 链上所有其它的晶体管都被选上，所以输出被下拉，因此该处存储的值是0。反之，如果 交叉处存在一晶体管，当相关的字线被置于低电平时这个晶体管不导通，这会导致输出高 电平，相当于读取 1。 8. 预充电虽然在NOR RO中工作得很好，但它应用到 NAND RO时却会出现某些严重的问 题。请解释这是为什么？ 答案：电荷分享是预充电NANEROM中要考虑的主要问题。可以在 NANDROM中实现，但设 计者必须极为小心

56、。 9. sram , flash?memory，及 dram 的区别？ 答案： sram :静态随机存储器，存取速度快，但容量小，掉电后数据会丢失，制造成本较高， 通常用来作为快取 （CACHE） 记忆体使用 . flash :闪存，存取速度慢，容量大，掉电后数据不会丢失 . dram：动态随机存储器，必须不断的重新的加强（REFRESHED电位差量，否则电位差将 降低至无法有足够的能量表现每一个记忆单位处于何种状态。 价格比 sram 便宜，但访问速 度较慢，耗电量较大，常用作计算机的内存使用。 10. 给出单管DRAM勺原理图。并按图中已给出的波形画出 X波形和BL波形，并大致标出 电压

57、值。 答案：单管DRAh原理图和波形图如图5。 图5 单管DRAM的原理图和波形图 11 试问单管DRAW元的读出是不是破坏性的？怎样补充这一不足？（选作）有什么办法 提高 refresh?time ？ 答案：单管DRAMI元的读出是破坏性的，存放在单元中的电荷数量在读操作期间会被修 改，因此为了使一次读操作后再恢复它原来的值，单管DRAM中读和刷新操作必然互助交织 在一起。 提高 refresh time 的方法有：降低温度，增大电容存储容量。 12.给出三管DRAM的原理图。并按图中已给出的波形画出 X和BL1波形，并大致标出电压 值。（选作）试问有什么办法提高 refresh?time

58、？ 答案：三管DRAh原理图和波形图如图5 图6 三管DRAM勺原理图和波形图 提高refresh time的方法有：降低温度，增大电容存储容量。 13对 仃DRAM假设位线电容为1pF,位线预充电电压为1.25V。在存储数据为1和0时 单元电容Cs(50fF )上的电压分别等于1.9V和0V。这相当于电荷传递速率为4.8%。求读 操作期间位线上的电压摆幅。 答案: V(0) 1.25 50 fF 50fF 1pF 60mV 14. 给出一管单元DRA啲原理图，并给出版图。 答案： 15以下两图属于同类型存储器单元。试回答以下问题： (1) ：它们两个都是哪一种类型存储器单元？分别是什么类型的？ (2) ：这两种存储单元有什么区别？分别简述工作原理。 答案：(1)同属于现场可编程RO(PROM (a)为熔丝型PRO存储单元；(b)为PN结击 穿PRO存储单元。 (2) PROI允许用